國民大學校 大學院

碩士學位論文

Co-sputtering을 이용한 차세대 게이트 절연막용 Zr계 박막의 특성평가 및 공정개발

(Characteristics of zirconium based amorphous thin films for gate dielectric applications)

國民大學校 大學院

新素材工學科

田 彰 培

2002

Co-sputtering을 이용한 차세대 게이트 절연막용 Zr계 박막의 특성평가 및 공정개발

(Characteristics of zirconium based amorphous thin films for gate dielectric applications)

指導敎授 金志泳

이 論文을 碩士學位 請求論文으로 提出함

2002年 7月19日

國民大學校 大學院

新素材工學科

田 彰 培

2002

閔 炯 燮 의

碩士學位 請求論文을 認准함

2002年 7月 19日

審査委員長 이 재 갑 印 審査委員 신 현 정 印 審査委員 김 지 영 印

國民大學校 大學院

국 문 초 록

SIA road map의 보고에 따르면, 향후 2004년경에는 90nm급 MOSFET 소자가 개발되리라 예상되어지고 있다. 하지만, 지금까지 사용되어진 SiO2의 경우, 2.5nm이하의 두께에서는 터널링에 의한 누설전류에 따른 문제가 발생, SiO2를 대체할 수 있는 절연막의 개 발이 시급한 시점이다. [1,2] 현재 HfO2, ZrO2, metal silicate등 많은 물질들이 연구 중에 있으며, 이와 같은 대체 절연막은 높은 유전상 수 및 potential barrier height, 낮은 확산계수, 고온에서 열적 안정 성 등의 특성이 확보되어야 한다. 특히, HfO2 및 ZrO2는 열역학적 으로 안정하며, 비교적 높은 유전상수를 가지고 있어, 차세대 대체 절연막으로 주목받고 있는 물질중 하나이다. [3] 하지만 계면에 저 유전상수를 갖는 제이상이 쉽게 형성되는 것과 특히 process 과정 에서 쉽게 결정화가 되는 점은, 게이트 절연막으로 적용되기 위해 서는 꼭 극복되어야 할 단점이기도 하다. 박막의 결정화는 박막 내 많은 grain boundaries의 형성을 의미하며, 또한 이 grain boundaries는 많은 defect 및 leakage path등의 절연막으로서의 특 성을 저하시키는 요인이 된다. 때문에 고온에서까지 amorphous phase를 유지하는 것은 절연막이 필수적으로 가져야 할 특성이라 할 수 있다. 고온에서까지 amorphous phase를 유지하기 위해서는 강한 공유결합 성향을 갖는 glass형성 물질이 필요하며, glass물질 로 Si, Al 등을 사용한 ZrSiO4, Al2O3 등에 대한 연구가 많이 보고 되어지고 있다. [4] 특히 ZrSiO4는 좋은 계면특성과 고온에서까지

amorphous phase를 유지하는 좋은 특성을 갖는 물질로 알려져 있 다. [5] 본 연구에서는 ZrSiO4를 reactive co-sputtering방식을 이 용하여 증착, 박막의 조성별 전기적 특성 및 물성을 파악하였으며, 더불어 Si의 낮은 유전상수를 극복하기 위해 다른 glass 물질로 Bi 를 이용, ZrBiO3.5박막의 조성에 다른 특성 역시 평가하였다. 또한 reactive sputtering시 쉽게 형성되어지는 저유전 계면층 형성을 억 제하기 위하여, nitridation 등의 계면처리를 시도하였으며, 특히 reactive sputtering 방식이 아닌 Ar gas 만을 사용하여 metal층을 증착, furnace에서 oxidation 시키는 방식을 이용하여 계면층 억제 를 시도하였다.

그림 순서

그림 1. Sputtering system 개략도

그림 2. 다양한 annealing 조건에서의 ZrO2의 XRD pattern 그림 3. ZrXSi1-XOY 의 RBS 분석

그림 4. ZrXSi1-XOY 의 조성에 따른 유전상수 그림 5. ZrXSi1-XOY 의 조성에 따른 CET 및 JL

그림 6. ZrXSi1-XOy의 온도에 따른 JL 변화량 그림 7. ZrXSi1-XOy의 온도에 따른 XRD 분석

그림 8. ZrXSi1-XOy의 annealing 후 조성에 따른 AES 분석 그림 9. ZrXSi1-XOy의 조성별 유전상수 및 열적 안정성 그림 10. ZrXBi1-XOY 의 조성에 따른 유전상수

그림 11. ZrXBi1-XOy의 온도에 따른 XRD 분석 그림 12. ZrXSi1-XOy의 annealing온도에 C-V curve

그림 13. Zr based films의 reactive sputtering에 의한 scale down

그림 14. Nitridation 온도에 따른 C-V curve 그림 15. 계면처리 시간에 따른 C-V curve 그림 16. 여러 가지 계면처리에 따른 I-V curve 그림 17. Oxidation 온도에 따른 C-V curve

그림 18. Oxidation 증착방식에 의한 두께별 C-V 및 I-V curve 그림 19. 서로 다른 증착방식에 따른 scale down 비교

그림 20. 서로 다른 증착 방식에 따른 C-V 및 I-V 곡선 비교

차 례

국문 초록 ․․․․․․․․․․․․․․․․․․․․․․․ ⅰ 그림 순서 ․․․․․․․․․․․․․․․․․․․․․․ ⅲ 차 례 ․․․․․․․․․․․․․․․․․․․․․․․․ ⅳ 1. 서 론 ․․․․․․․․․․․․․․․․․․․․․․․․․ 1 1.1 차세대 게이트 유전박막이 가져야 할 특성 ․․․․․․ 1 1.2 Zr계 유전 물질 개발 및 평가 ․․․․․․․․․․․ 4 2. 실험 방법 ․․․․․․․․․․․․․․․․․․․․․․ 6 2.1 시편제작 ․․․․․․․․․․․․․․․․․․․․․ 6 2.2 측정방법 ․․․․․․․․․․․․․․․․․․․․․ 7 2.3 Sputtering 공정 ․․․․․․․․․․․․․․․․․․ 7 3. 실험 결과 ․․․․․․․․․․․․․․․․․․․․․․․ 9 3.1. 게이트 절연막용 Zr계 박막의 특성평가 ․․․․․․․ 9 3.2. Process engineering ․․․․․․․․․․․․․․․ 25 ( 계면 개질 처리 및 PVD 박막 증착공정 변수 조절 )

4. 결 론 ․․․․․․․․․․․․․․․․․․․․․․․․ 40 5. 참고문헌 ․․․․․․․․․․․․․․․․․․․․․․․ 41 Abstract ․․․․․․․․․․․․․․․․․․․․․ ․․․ 42 감사의 글 ․․․․․․․․․․․․․․․․․․․․․․․ 43

1. 서 론

1.1 차세대 게이트 유전박막이 가져야 할 특성

급격한 현대사회의 정보화와 통신화는 문자, 음성 및 영상 등을 복합적으로 이용하고 대화형으로 교환하기 위하여 더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자를 요구하고 있다. 이를 위해 시스템의 성능향상이 필수적이며 그 핵심부품인 트랜지스터의 초고속화, 초고집적화 및 초절전화가 요구되고 있다.

반도체 소자의 주류를 이루고 있는 Si MOSFET (Metal-Oxide-Si Field Effect Transistor) 공정에 있어서, 트랜지스터의 밀도와 속도 를 증가시키기 위하여, 트랜지스터의 크기는 수평적으로 뿐만 아니 라 수직적으로도 축소되어야 한다. 이러한 요구에 따라 130 nm 세 대의 트랜지스터가 이미 양산되기 시작했으며 50 nm 세대의 MOSFET까지도 학회 수준에서 보고 되고 있다. 이와 같이 급격하 게 변하는 반도체 기술의 동향을 이해하고 예측함으로서 보다 용이 하게 시장을 개척하고 연구개발 및 시장분석에 대한 중복 투자를 최소화하기 위해서 미국, 일본 한국, 대만, 유럽 반도체협회는 국제 적인 반도체 기구를 형성하고 International Technology Roadmaps for Semiconductors를 제작하였다. 2001 ITRS에 따르면, 2005년경 에 80 nm 급의 트랜지스터가 생산될 것으로 예측되고 있으며, 이의

실현을 위해서 극복해야 되는 가장 큰 문제 중에 하나는 현재 사용 되고 있는 SiO2 게이트 유전막의 두께가 아래의 표 1과 같이 감소 하여야만 한다. 2005년도에는 고성능의 desk-top 컴퓨터의 Micro-Process Unit(MPU) 과 같은 경우에는 0.8-1.3nm의 게이트 절연막이 필요하며, 저전압 구동형 전자제품의 로직소자의 경우에 는 1.2-1.6nm의 극박막 게이트 절연막이 필요하다. 사용되는 용도 에 따라 필요한 게이트 절연막의 두께, 즉 캐퍼시턴스와 누설전류 의 목표치를 설정되어 있다. 그러나, 1.5nm 이하의 두께를 가지는 SiO2는 direct tunneling으로 인하여 누설전류가 급증하여 허용치 이하로 게이트 누설전류를 유지할 수 없으며, 허용 가능한 Defect density가 절연막이 얇아질수록 급격히 감소하여 수율을 낮춘다. [1, 2] 또한, 극박막화의 진행에 따라서 B 등의 dopant 침투에 의한 소자의 문턱전압 변화가 발생하는 문제를 발생한다. 더욱이, 실질적

표 1 2001 년도 ITRS에 보고된 차세대 MOSFET 및 MOS dielectric의 집적화 및 Scaling 추세

생산시기 2002 2003 2004 2005 2007 2010

Design Rule(nm) 130 107 90 80 65 50

MPU gate length (nm) 53 45 37 32 25 18

Tox (nm) for MPU 1.2-1.5 1.1-1.6 0.9-1.4 0.8-1.3 0.6-1.1 0.5-0.8 Gate Leakage (nA/μm)

at 100C for MPU 30 70 100 300 1000 3000

Tox (nm) for Low

Power 1.8-2.2 1.6-2.0 1.4-1.8 1.2-1.6 1.0-1.4 0.8-1.2 Gate Leakage (pA/μm)

at 100C for MPU 100 100 300 300 700 1000

Tox (nm) for Low

standby power 2.2-2.6 2.0-2.4 1.8-2.2 1.6-2.0 1.2-1.6 0.9-1.3 Gate Leakage (pA/μm)

for LSTP 1.0 1.0 1.0 1.0 1.0 1.0

으로 Si 위에 유전체 SiO2가 형성되어 full band structure를 형성하 기 위해서는 각 계면이 최소 3.5-4Å이 필요하고 따라서 위아래 양 쪽 계면을 고려하였을 때에는 7-8Å의 이론상의 최소 두께를 SiO2

가 가져야한다. 따라서, 기존의 SiO2를 사용하여 지속적으로 두께 를 scaling down하는 것은 현실적으로 뿐만 아니라 이론적으로도 불가능하기 때문에 SiO2를 대체할 새로운 유전체의 개발과 더불어 이에 대한 확립이 매우 절실하다. [1,2]

2001 ITRS에 의하면 빠르면 2005년도에 80nm급 저전력 로직 소자 생산에 SiO2를 대체한 high-k 유전체가 처음 채택될 것으로 예측하였다. 먼저 SiO2를 대체할 high-k 유전체는 재료적인 면에 서 단기적 관점에서는 k>10에서 중장기적 관점에서는 k>20이어야 하는 동시에 원하는 낮은 누설전류를 가지기 위해서 충분히 큰 band-gap을 가질 뿐만 아니라 band diagram이 잘 align 되어 전자 와 공공의 전도를 막는 충분한 장벽을 가지고 있어야 한다. 다음 으로는 재료 측면과 더불어 high-k 유전박막은 CMOS 공정에 적용 될 수 있어야 한다. 이는 high-k 유전박막이 충분한 열적 안정성 을 가져서 사용되는 동안에 물질 특성이 변하지 않아야 함은 물론 이고 S/D/G dopant 활성화를 위한 950℃ 열처리에도 우수한 안정 성을 보여야 한다. 또한, 공정 또한 적합하고 수율 및 생산성이 우 수하여야 한다. 마지막으로, high-k 유전체 소자 특성이 우수하여 야 한다. 전자와 공공의 mobility가 높아 트랜지스터 특성이 개선 되어지고, 문턱전압 특성이 안정적이며, 낮은 누설전류와 작은 유전 손실을 보이며, 동작 주파수에서 안정적인 유전특성을 보여야하며,

특히 보장된 신뢰성을 갖추어야 한다. 이와 같이 차세대 게이트 유전박막 물질에 요구 사항은 매우 다양하고도 엄격하게 제한되어 있어 올바른 물질의 선택은 매우 중요하고 시급히 해결해야 되는 문제이다.

1.2 Zr계 유전 물질 개발 및 평가

차세대 게이트용 high-k 물질은 앞서 언급한 매우 다양하고 까 다로운 조건들을 동시에 만족해야 하나 이를 동시에 만족시키기는 매우 어렵다. 일례로서, 높은 유전상수를 나타내는 ionic dipole을 가지는 물질들은 ionic 결합의 성격이 강하고 이 경우에는 energy band gap이 매우 작아 누설전류가 작은 단점이 있다. 또한, 많은 산화물의 경우에 있어서 고온에서 Si과의 계면에서 열역학적으로 metal oxide가 안정하지 않아 metal로 환원되거나 metal silicide를 형성하는 것으로 보고 되었다. 현재 20이상의 유전상수와 5eV 이 상의 band-gap 그리고 Si과의 열적 안정성이 우수한 물질로는 HfO2와 ZrO2 등의 ⅣB족 산화물이 유망한 것으로 보고 되고 있 다.[3] 이중 ZrO2는 열역학적으로는 Si 기판에서 안정한 것으로 되어 있으나, 고온에서 Si의 diffusion에 의한 반응으로 silicate의 형성 혹은 ZrO2의 높은 산소 투과성으로 인하여 상당 두께의 계면 SiOx가 쉽게 형성되는 것으로 보고 되어 지고 있으며, 또한 증착된 ZrO2가 낮은 온도에서 쉽게 결정화가 이루어지고 있는 것으로 보고 되었다. [6] 이런 다 결정상 보다는 비정질상의 유전박막이 현재는 게이트에 적합한 것으로 판단되고 있다. [7] 비정질의 경우에는

dislocation이나 grain boundary가 존재하지 않기 때문에 이 곳을 통한 물질이동 및 누설전류를 피할 수 있으며, nano 크기의 chip 간의 통계학적인 변화량을 감소할 수 있다. 또한, 비정질이 가지고 있는 random network의 기하학적인 변형을 통하여 기지와의 stress감소 및 전기적으로 활성화된 결함을 억제할 수 있는 장점이 있다. 비정질이 경우에 따라서는 다소 조성과 밀도 등을 조절하거 나 shallow trap형성을 억제하기 어려운 단점은 있으나, 다결정질의 defect가 무수히 많은 결정립계의 존재보다는 여러 면에서 이점이 크다. 따라서 저온에서 쉽게 결정화되는 ZrO2 보다도 고온에서 안 정한 ZrSiO4에 대한 연구가 활발히 진행되고 있으며, Wilk 등은 Zr 보다 Si의 함량이 놓은 비정질 상에 대한 연구 보고를 계속하여 발 표하고 있다. 그러나 Silicate의 경우에는 SiO2가 3.9의 낮은 유전 상수를 나타내는 것에서도 알 수 있듯이 ZrO2의 유전율을 크게 낮 추는 문제를 야기하여 10-12의 낮은 유전상수를 갖는 상을 형성한 다. 따라서 본 연구에서는 비정질 상을 유지하는 동시에 유전상수 를 증가시킬 수 있는 조성을 탐색하였다. ITRS에 의하면 gate dielectric 형성 후의 열처리 온도가 2005년 이후에는 900℃ 이하로 낮추어질 것으로 예상되어지고 있음에 따라 열적 안정성이 높으나, 유전율이 낮은 Si 함량이 높은 Zr silicate 대신에 Zr 함량이 높은 silicate를 본 연구에서 조사하였다. 또한, Si 이외에 glass network former가 되는 물질에 대한 연구를 진행하고 있다. Bi2O3는 단독으 로 존재하는 경우에는 결정질을 이루지만 분극도가 큰 이온과 함께 존재하는 경우에는 glass network을 형성하는 물질로서 유전상수가

20 정도로 비교적 큰 값을 갖는 glass network former이다. 따라 서, 본 연구에서는 Zr 함량이 높은 silicate, Zr-Bithmutate, 등을 조 성 및 두께 별로 연구하여 고온에서 비정질상으로 안정하고 유전상 수가 20이상인 물질을 개발 평가하였다.

물질 개발과 더불어 high-k 물질과 Si 기지 사이의 계면특성 향상을 위한 공정 개발은 실질적 scaling down을 위해서는 필수적 인 연구로서, 본 연구에선 nitridation 등과 같은 계면 개질 공정개 발과 더불어 PVD 박막 증착공정 변수 조절을 통한 막질 개선에 대 하여 평가하였다.

2. 실험방법

2.1 시편제작

본 실험에 사용된 wafer는 P가 3×10¹⁵/cm³ 도핑된 n-type의 (100) Si prime wafer를 사용하였다. Insulator 층을 증착하기 전 RCA cleaning 및 HF dipping을 통하여 wafer cleaning을 행하였으 며, 이와 같이 세정된 wafer는 insulator 증착을 위해 sputtering chamber에 즉시 장입하였다. sputtering 공정에 의해 증착된 박막 은 RTP 및 furnace를 이용하여, 다양한 분위기에서 후속 annealing 공정을 실시하였다. 캐퍼시터의 전기적 특성을 확인하기 위하여 상 부전극을 DC sputtering 방식을 통하여 형성하였으며, 전극물질로 는 Pt를 shadow mask를 이용해 2×10^-4cm²의 원형으로 형성하였으 며 두께는 약 2000Å 정도로 증착 하였다. Si 기지와의 하부접촉을

위해 Si wafer 뒷면의 자연 산화막을 HF를 이용하여 제거한 후 silver paste를 사용하여 Cu plate를 Si 뒷면에 접촉하여 하부전극 을 형성하였다.

2.2 측정방법

MIS( Metal/Insulator/Si ) capacitor구조로 제작된 소자의 C-V 측정은 HP4284A LCR meter를 이용하여 Cp-D mode에서 측정하 였다. 또한 Amplitude는 50mV, ramping speed 는 0.05v/sec, frequency는 10KHz에서 1MHz범위에서 측정하였다. 누설전류 특성 은 Keithley 6517A를 사용하였다. 증착된 insulator층의 두께는 ellipsometer를 이용하여 측정하였으며, XRD, RBS, XPS,등의 분석 을 통하여 박막의 물성을 분석하였다.

2.3 Sputtering 공정

Sputtering 공정은 insulator 증착 시 보편적으로 가장 많이 사용되어지는 방법 중 하나이다. 이와 같은 sputtering 공정은 Ar 과 O2 gas를 동시에 사용하는 reactive 방식에 따라 쉽게 oxide 층 을 형성시킬 수 있을 뿐만 아니라 co-sputtering의 경우 증착 되는 박막의 조성변화를 해당 gun의 power 조절을 통해 가능하다. 본 실험에서 사용되어진 sputtering system 의 개략도를 그림 1에 나 타내었다. 먼저 vacuum system은 그림에서와 같이 rotary 및 diffusion pump를 사용하여 basal pressure를 2×10^-6 torr까지 낮추 었다. 세 개의 gun에는 각각의 RF power supply가 연결되어 있어

증착에 사용될 target을 장착 후 power 조절을 통하여 박막의 조성 을 변화시켰다. substrate는 heater가 연결되어 있어 500℃까지 heating이 가능하며, 본 연구에서는 150℃로 기판 온도를 유지하였 으며, 특히 증착되는 박막의 uniformity를 향상시키기 위하여 증착 시 substrate를 회전시켰다. gun 과 substrate 사이의 거리는 10cm 이며, reactive sputtering시 working pressure는 flow gas를 각각 Ar : 7sccm, O2 : 3sccm을 불어 넣어 20mtorr를 유지하였으며 metal deposition의 경우에는 Ar 10sccm을 주입하여 working pressure를 20mtorr로 유지하였다.

그림 1 Sputtering system 개략도

3. 실험결과

3.1. 게이트 절연막용 Zr계 박막의 특성평가

그림 2는 reactive sputtering방식으로 증착된 ZrO2의 온도별 XRD 분석 결과를 나타낸 그림이다. ZrO2는 열역적으로 상당히 안 정하며, 24정도의 비교적 높은 유전상수를 보임으로서 차세대 대체 유전물질로 상당히 주목받는 물질로 평가받고 있다. 하지만, 그림에 서 보는 봐야 같이 as-dep 상태에서부터 ZrO2 ( 111 ) peak가 나타 나기 시작해서 온도가 증가함에 따라 더 높은 intensity를 보임을 볼 수 있다. 또한 SD activation 조건인 N2 분위기에서 950℃, 15초 annealing후에도 박막의 결정화가 상당히 진행되어 있음을 알 수 있었다. 다음의 결과로 보아서 ZrO2는 단순 증착 공정만으로도 쉽 게 결정화되는 물질임을 알 수 있다.

게이트 절연막으로서 이와 같은 박막의 쉬운 결정화는 grain boundary에 의한 leakage path 형성 및 defect에 의하여 여러 가지 전기적 특성 변화를 일으키는 것으로 알려져 있다. [7]

먼저 process 과정에서 쉽게 일어나는 결정화를 억제하기 위해서 단순 metal oxide인 ZrO2에 glass 형성 물질로 Si을 첨가한 zirconium silicate을 형성하였다. SiO2는 고온에서까지 amorphous phase를 유지하며, 높은 band-gap과 band-offset를 가지고 있어 상 당히 낮은 누설전류량를 보이는 물질중 하나이다. [8]

20 30 40 50 0

50 100 150

200

( 111 ) Oxygen ambient

800℃

600℃

As-dep

Ar bi tr ar y Un it

2Θ

20 30 40 50

0 25 50 75 100

950 ℃ Nitrogen ambient

2Θ

Ar bi tr ar y Un it

그림 2 다양한 annealing 조건에서의 ZrO2의 XRD pattern

200 400 600 800 1000 0

200 400 600 800 1000 1200 1400 1600 1800

Zr_XSi_1-XO_Y X = 0.9

O

Si

Zr

Counts

Channel

200 400 600 800 1000

0 200 400 600 800 1000 1200 1400 1600 1800

Zr_XSi_1-XO_Y X = 0.7

Counts

Channel O Zr

Si

200 400 600 800 1000

0 200 400 600 800 1000 1200 1400 1600 1800

Counts

Zr_XSi_1-XO_Y X = 0.45

Channel O

Si

Zr

그림 3 Zr Si O 의 RBS 분석

그림 3은 zirconium silicate 조성 및 두께 확인을 위한 RBS 분석 결과이다. RBS 분석을 통해 얻어진 박막 각각의 조성은 ZrXSi1-XOy X = 0.9, 0.7, 0.45를 나타내었으며, 각 조성에서의 유전상수 측정을 위하여 400Å두께의 insulator층을 증착, MIS 구조에서 strong accumulation 영역에서의 Captotal 값을 이용하여 측정하였다. 그림 4은 Zr 함량에 따른 zirconium silicate의 유전상수를 나타낸 그림이 다.

^{00 20 40 60 80 100}

5 10 15 20 25

D iel ect ri c cons ta nt

Zr % ( Zr + Si = 100% )

0 20 40 60 80 100

0 5 10 15 20 25

D iel ect ri c cons ta nt

Zr % ( Zr + Si = 100% )

그림 4 ZrXSi1-XOY 의 조성에 따른 유전상수

그림에서 보는 봐와 같이 실제 측정된 ZrO2의 유전상수 값은 지 금까지 보고 된 바와 같이 24정도를 나타내었으며[9.10], zirconium silicate의 경우에는 SiO2의 유전 상수값 이라고 생각되어지는 4정도 에서부터 Zr 함량이 증가함에 따라 유전상수가 거의 직선적으로 증 가하며, 또한 조성에 따른 유전상수의 변화폭이 상당히 커 조성이

ZrXSi1-XOY X = 0.45 박막의 경우 10정도의 낮은 유전상수 값을 나타내었다.

40 60 80 100

50 60 70 80 90 100 110

J

( A /cm

) [ -1 V ]

CET

Leakage current density

1E-8 1E-7 1E-6 1E-5

Zr % ( Zr + Si = 100 % ) Thickness : 200 Å

C ET ( Å )

40 60 80 100

50 60 70 80 90 100 110

J

( A /cm

) [ -1 V ]

CET

Leakage current density

1E-8 1E-7 1E-6 1E-5

Zr % ( Zr + Si = 100 % ) Thickness : 200 Å

C ET ( Å )

40 60 80 100

50 60 70 80 90 100 110

J

( A /cm

) [ -1 V ]

CET

Leakage current density

1E-8 1E-7 1E-6 1E-5

Zr % ( Zr + Si = 100 % ) Thickness : 200 Å

40 60 80 100

50 60 70 80 90 100 110

J

( A /cm

) [ -1 V ]

CET

Leakage current density

1E-8 1E-7 1E-6 1E-5

Zr % ( Zr + Si = 100 % ) Thickness : 200 Å

C ET ( Å )

40 60 80 100

50 60 70 80 90 100 110

J

( A /cm

) [ -1 V ]

CET

Leakage current density

1E-8 1E-7 1E-6 1E-5

Zr % ( Zr + Si = 100 % ) Thickness : 200 Å

C ET ( Å )

그림 5 ZrXSi1-XOY 의 조성에 따른 CET 및 JL

그림 5는 200Å의 같은 두께에서 zirconium silicate의 Zr 조성에 따른 CET 및 JL을 나타낸 그림이다. 박막 내에 Zr 함량이 증가함 에 따라 유전상수 증가에 따른 CET 값이 점차 감소되는 것을 볼 수 있으나, 누설전류 특성은 점차 열화 됨을 알 수 있었다. 이는 amorphous 성향이 강한 Si함량이 적어 쉽게 결정화가 이루어짐에 따라 grain boundary에 의한 leakage path 가 형성되어 나타난 결 과라고도 생각할 수 있다. 이와 같은 결과를 좀더 확인해 보기 위 해 후속 annealing 온도에 따른 조성별 누설전류량의 변화를 그림 6에 나타내었다.

-3 -2 -1 0 1 2 3 1E-8

1E-6 1E-4 0.01

1 Zr_XSi_1-XO₂ , X = 0.33

600℃ annealing

as-dep J ( A/cm2 )

Applied Voltage (V)

-3 -2 -1 0 1 2 3

1E-8 1E-6 1E-4 0.01

1 Zr

XSi

1-XO

2 , X = 0.9

600℃ annealing

as-dep J ( A/cm2 )

Applied Voltage (V)

그림 6 ZrXSi1-XOy의 온도에 따른 JL 변화량

먼저 ZrXSi1-XOy X=0.33 조성을 갖는 박막의 경우 As-dep 상태 에서 1× 10^-7 A/cm² [ 1V ]의 상당히 낮은 누설전류량을 보였으며, 600℃ annealing 후에 역시 누설전량의 변화가 거의 없음을 볼 수 있었다. 하지만 상대적으로 Si 함량이 적은 ZrXSi1-XOy X=0.9의 경

우에는 600℃ annealing 후 누설전류량이 상당량 증가함을 관찰할 수 있었다. 이와 같은 결과는 앞에서 논의한 바와 마찬가지로 박막 내 많은 양의 Si 함량은 누설전류 특성을 개선시키는데 상당한 효 과가 있으며, 특히 고온에서까지 amorphous phase를 유지하기 위 해서는 필수적이라 할 수 있다. 실제 annealing 온도에 따라 박막이 결정화 정도를 확인하기 위해 각 조성에서의 XRD분석을 통하여 알아보았다.

그림 7은 zirconium silicate의 세 조성에서의 온도에 따른 XRD 분석을 나타낸 그림이다. 각각의 annealing 공정은 RTP를 이용하여 oxygen 분위기에서 행하였다. 먼저 ZrXSi1-XOy X=0.9조성의 경우, as-dep 상태에서부터 ZrO2 (111) peak가 나타나기 시작하여 annealing 온도가 증가함에 따라 peak intensity가 증가함을 볼 수 있다. 즉 앞서 그림 4에서 나타내었던 결과와 같이 유전상수는 23 정도의 비교적 높은 값을 나타내지만, 열적 안정성 면에서는 ZrO2

의 경우와 같이 process과정에서 쉽게 결정화되려는 성향을 나타내 었다. 다음으로 Si이 10%정도로 좀더 많이 함유된 ZrXSi1-XOy X=0.7의 결과를 살펴보면, 600℃ 까지는 결정화에 따른 peak가 나 타나지 않았지만, 800℃ annealing후 결정화가 됨을 알 수 있었다.

또한 이보다 더 많은 Si을 함유한 ZrXSi1-XOy X=0.45의 경우에 는 as-dep에서부터 800℃ annealing까지 amorphous 상태를 유지하 고 있음을 알 수 있었다. 즉, amorphous 성향이 강한 것으로 알려 진 Si의 함량이 증가함에 따라 zirconium silicate의 고온에서 열적 안정성이 향상된다는 결과를 확인 할 수 있었다.

25 30 35 40 45 0

50 100 150 200 250 300

Zr_xSi_1-xO_y ( X = 0.70 )

800 ℃ 600 ℃ as-dep

Arbitrary Unit

2Θ

25 30 35 40 45

0 50 100 150 200 250 300

800 ℃ 600 ℃ Zr_xSi_1-xO_y ( X = 0.9 )

as-dep

Arbitrary Unit

2Θ

25 30 35 40 45

0 50 100 150 200 250 300

Zr_xSi_1-xO_y ( X = 0.45 )

800 ℃ 600 ℃ as-dep

Arbitrary Unit

2Θ

그림 7 ZrXSi1-XOy의 온도에 따른 XRD 분석

0 2 4 6 8 10 12 14 0

20 40 60 80 100

as-dep

Zr

O Si

Arbitary unit

Sputter Time (min)

0 2 4 6 8 10 12 14

0 20 40 60 80 100

600 ℃ annealing

Zr

O Si

Arbitary unit

Sputter Time (min)

(a) ZrXSi1-XOy X = 0.9

0 2 4 6 8 10 12

0 20 40 60 80 100

as-dep

O

Si

Zr

Arbitary unit

Sputter Time (min)

0 2 4 6 8 10 12

0 20 40 60 80 100

600 ℃ annealing

O Si

Zr

Arbitary unit

Sputter Time (min)

(b) ZrXSi1-XOy X = 0.45

그림 8 ZrXSi1-XOy의 annealing 후 조성에 따른 AES 분석

그림 8은 ZrXSi1-XOy의 X = 0.9 , 0.45 두 조성에서 annealing 전 후의 AES 분석 결과를 나타낸 그림이다. 먼저 ZrXSi1-XOy X=0.9의 경우에는 600℃ annealing후 oxygen이 계면쪽으로 확산되는 것을 확인할 있는 반면에 ZrXSi1-XOy X=0.45의 경우에는 annealing 후에

도 oxygen과 silicon이 확산되는 결과를 관찰할 수 없었다. 이와 같 은 결과 역시 앞서 언급 했었던 것과 같이 ZrXSi1-XOy 박막 내에 Si 의 함량이 많아짐에 따라 이온 결합에 비해 상대적으로 확산계수가 적은 공유결합 성향이 강해지기 때문에 나타나는 현상이라 볼 수 있다. 지금까지 보여준 zirconium silicate의 조성별 특성을 다음의 Zr, Si, O의 삼원계 상태도를 통해 정리하였다. 그림 9에서 보는 바 와 같이 zirconium silicate는 Zr, Si, O의 세 가지 원소의 삼원계 상태도를 이용해서 나타낼 수 있으며, Zr 과 Si의 상대적 비율를 통 해 정리해 보면 다음과 같다.

Si Zr

O

Zr

Si

O

Zr

Si

O

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

Si Zr

O

Zr

Si

O

Zr

Si

O

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X < 0.7 )

Dielectric constant : 11 ~ 16 Amorphous

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

Zr_XSi_1-XO_y ( X > 0.7 )

Dielectric constant : 16 ~ 22 Easily crystallization

그림 9 ZrXSi1-XOy의 조성별 유전상수 및 열적 안정성

먼저, ZrXSi1-XOy ( X< 0.7 ) 조성인 경우 600℃에서 800℃까지 amorphous를 유지하여, ZrO2와 비교해 볼 때 열적 안정성면에서는 특성이 상당히 개선됨을 알 수 있었지만, 이에 반하여 유전상수는 최고 16정도를 나타냄으로서 ZrO2가 나타내었던 25정도 유전상수값 에 비해서는 상당히 작은 값을 나타내었다. 다음으로 ZrXSi1-XOy ( X > 0.7 ) 의 경우에는 최하 16에서 22정도의 비교적 높은 유전상 수를 나타내었다. 하지만 쉽게 결정화되는 성향을 보이는 ZrO2의 단점을 극복하기에는 Si 함량이 너무 적음을 알 수 있었다.

지금까지 ZrO2가 쉽게 결정화되는 단점을 개선하기 위해 amorphous성향이 강한 glass network former 물질로 Si이 첨가된 zirconium silicate 특성을 살펴본 결과 박막의 고온에서 결정화를 억제하기 위해서는 glass 물질로 Si를 ZrXSi1-XOy ( X< 0.7 ) 정도 의 많은 양을 첨가됨으로서 효과를 볼 수 있었지만, 이와 같은 많 은 함량의 glass 물질을 첨가한 결과 상대적으로 유전특성을 열화 시켜 gate oxide로 적용되기에는 너무 작은 유전상수값을 나타냄을 알 수 있었다. 대부분의 큰 band gap을 갖는 glass 물질들은 상대 적으로 낮은 유전상수를 갖는 것으로 알려져 있기 때문에 glass물 질을 첨가함으로서 유전상수값의 저하는 피할 수 없는 현상이라 볼 수 있다. 하지만, 여러 가지 glass 물질 중에서 좀 더 높은 유전상 수를 갖는 물질을 사용함으로서 유전특성의 열화 현상을 좀 더 줄 일 수 있을 것이라 예상하였고, 지금까지 gate oxide 물질로는 거의 사용되어지지 않은 Bi에 대해 알아보았다. 먼저 Bi oxide는 거의 20 에 가까운 유전상수값을 가짐으로서 SiO2에 비해 거의 5배에 가까

운 값을 갖는다고 보고 되어지고 있으며, 또한 Bi oxide의 또 다른 특성으로는 다른 oxide와의 결합 없이 그 자체만으로는 glass을 형 성하지는 못하지만, 다른 oxide, 예를 들어 B2O3, GeO2등과 결합시 Bi³⁺ 이온의 강한 polarizability를 가지고 있어, Bi가 넓은 조성 범 위에서 glass network를 형성하는 좋은 물질로 알려져 있다.[11]

실제로 Bi를 Si를 대신하여 ZrO2에 glass 형성물질로 첨가했을 경우 유전상수값을 측정해 보기 위해 앞서 zirconium silicate와 마 찬가지 400Å정도의 insulator층을 증착하여, MIS 구조에서 유전상 수값을 측정해 보았다. 그림 10은 ZrXBi1-XOY 의 Bi조성에 따른 측 정된 유전상수값을 나타낸 그림이다.

^{5 40 50 60 70 80 90 100}

10 15 20 25

ZrO₂ - Bi₂O₃

ZrO₂ - SiO₂

Diel ectric constant

Zr % ( Bi + Zr=100% )

그림 10 ZrXBi1-XOY 의 조성에 따른 유전상수

앞서 보았던 ZrO2-SiO2의 결과와 비교해 볼 때 가장 큰 차이점 은 그림에서 보는 봐와 같이 ZrO2-SiO2 의 경우에는 Zr의 함량이 감소함에 따라 유전상수 값이 10이상 급격히 감소하는 결과 보이는 반면에 glass 물질로 Bi를 사용한 경우에는 거의 모든 조성에서 20 에 가까운 높은 유전상수를 보임을 알 수 있었다.

또한 glass 물질 함량이 ZrXSi(Bi)1-XOY X = 0.45 포함된 같은 조성에서 두 물질을 비교해 보아도 ZrO2-Bi2O3가 ZrO2-SiO2에 비해 거의 2배 가까운 20정도의 유전상수값을 나타냄을 알 수 있었다.

즉 유전상수 측면에서 볼 때 glass 물질로서 Si 보다는 Bi를 사용 하는 경우가 훨씬 더 뛰어난 특성을 나타냄을 알 수 있었다.

다음으로 ZrO2-Bi2O3의 열적안정성을 살펴보기 위해 조성변화에 따른 온도별 XRD를 분석하였다. 그림 12는 ZrO2-Bi2O3의 세가지 조성에서 온도에 따른 XRD 분석 결과를 나타낸 그림이다. 각각의 annealing 공정은 ZrO2-SiO2와 같은 조건인 RTP를 이용하여 oxygen 분위기에서 행하였다. 먼저 ZrXBi1-XOy X=0.9조성의 경우 에는 ZrO2-SiO2 경우와 같이 as-dep 상태에서부터 ZrO2 (111) peak가 나타나기 시작하여 annealing 온도가 증가함에 따라 peak intensity가 증가함을 볼 수 있었다. 즉 이 조성에서는 박막이 쉽게 결정화되는 경향을 억제하기에는 glass 물질의 함량이 너무 적다고 생각되어 진다. 다음으로 ZrXSi1-XOy X=0.7 결과를 살펴보면 as-dep 상태에서는 amorphous phase를 유지하지만 600℃

annealing후에는 결정화에 따른 높은 intensity의 ZrO2 (111) peak가 나타남을 볼 수 있었다.

25 30 35 40 45 0

50 100 150 200 250 300

800 ℃

600 ℃ As - dep Zr_XBi_1-XO_y ( X = 0.7 )

Arbitrary Unit

2Θ

25 30 35 40 45

0 50 100 150 200 250 300

800 ℃ 600 ℃ As - dep Zr_XBi_1-XO_y ( X = 0.9 )

Arbitrary Unit

2Θ

25 30 35 40 45

0 50 100 150 200 250 300

Zr_XBi_1-XO_y ( X = 0.45 ) 800 ℃

600 ℃ As -dep

Arbitrary Unit

2Θ

그림 11 ZrXBi1-XOy의 온도에 따른 XRD 분석

마찬가지로 이 조성 역시 고온에서 amorphous phase를 유지하 기 위해서는 더 많은 glass물질이 필요함을 알 수 있었으며, 마지막 으로 세 조성 중 가장 많은 Bi을 함유하고 있는 ZrXBi1-XOy X=0.45의 결과를 살펴보면 600℃까지 amorphous phase 유지하였지 만 800℃에서 결정화되기 시작하는 모습을 볼 수 있었다. 위의 ZrO2-Bi2O3의 조성별 XRD 결과를 살펴볼 때 ZrO2-SiO2와 비교해 서 고온에서의 열적 안정성은 좀 떨어지긴 하지만 ZrO2에서 보였던 쉬운 결정화 성향은 glass 물질로 Bi를 첨가시킴으로서 상당히 개 선됨을 알 수 있었다. 표 2에 지금까지 살펴보았던 ZrO2와 이에 glass 형성 물질로 Si과 Bi가 첨가된 ZrO2-SiO2와 ZrO2-Bi2O3의 유 전 특성 및 열적 안정성을 나타내었다.

먼저 ZrO2의 결과를 살펴보면 24 정도의 비교적 높은 유전상수 를 나타내었지만, annealing 한 후 뿐만 아니라 단순 증착 공정 (as-dep)만으로도 쉽게 결정화가 되는 모습을 볼 수 있었다. 다음으 로 glass형성 물질로서 Si를 사용한 ZrO2-SiO2의 특성을 살펴보면 표 1에서 보는 바와 같이 박막의 조성에 따라 유전상수가 크게 변 화하고 있음을 볼 수 있으며, 열적 안정성 역시 조성에 따른 많은 특성변화가 나타남을 알 수 있었다. 즉, 유전특성 면만을 고려해 볼 때에는 ZrO2 조성에 가까운 높은 Zr 함량을 갖는 박막이 더 효과적 이지만, 고온에서까지 amorphous phase를 유지하기 위해서는 glass 형성 물질인 Si이 많은 조성이 좋은 특성을 나타내었다. 마지막으로 Bi를 glass 형성 물질로 사용된 ZrO2-Bi2O3박막에서 보이는 가장 큰 특징은 박막 내 조성변화에 따른 유전상수값의 변화가 거의 없

이 20 정도의 비교적 큰 유전상수를 유지한다는 것이다. 특히 ZrXBi1-XOy X=0.45 의 경우 600℃까지 amorphous phase를 유지함 과 동시에 유전상수 역시 20의 높은 값을 나타내었다.

Glass former

ZrXSi(Bi)1-XOy

( X = )

Dielectric constant

As dep

O₂ ambient N₂ ambient

600℃ 800℃ 950℃

× 1 24 crystal crystal crystal crystal

Si

0.9 22,23 crystal crystal crystal crystal 0.7 16 amorphous amorphous crystal crystal

0.45 11 amorphous amorphous amorphous amorphous

Bi

0.9 21 crystal crystal crystal crystal

0.7 19 amorphous crystal crystal crystal 0.45 20 amorphous amorphous crystal crystal

표 2 Glass former에 따른 유전상수 및 열적 안정성

3.2. Process engineering

( 계면 개질 처리 및 PVD 박막 증착공정 변수 조절 ) 그림 12는 reactive sputtering 방식에 의해 형성시킨 200Å 두께 의 ZrXSi1-XOy X=0.9 박막을 annealing 온도에 따라 C-V curve를 나타낸 그림이다. 각 온도에서의 annealing 공정은 RTP를 이용하여 산소 분위기에서 행하였다.

^{-1 0 1 2 3 4}

0.0 20.0p 40.0p 60.0p 80.0p 100.0p 120.0p

Capacitance ( F )

Applied voltage ( V )

As - dep 400℃ annealing 600℃ annealing 800℃ annealing

그림 12 ZrXSi1-XOy의 annealing온도에 C-V curve

As-dep 상태에서는 800mV 정도의 큰 hysteresis가 형성됨을 볼 수 있는데, 이와 같은 현상은 as-dep 상태에서는 ZrXSi1-XOy X=0.9 박막이 dense하게 형성하지 못하여 charge injection에 의해 생긴 결과라 여겨진다. 이와 같은 hysteresis 및 sputtering damage등을 없애기 위해서는 후속 annealing 공정은 필요하게 된다. 먼저 후속 annealing 공정을 400℃에서 한 경우에는 as-dep 상태에서 보여주

었던hysteresis가 여전히 남아 있음을 볼 수 있었다. 하지만 좀 더 높은 온도인 600℃에서 annealing 후에는 hysteresis는 거의 없어지 며, 또한 capacitance값 역시 as-dep 상태에서와 비슷한 값을 보임 을 알 수 있었다. 마지막으로 800℃의 높은 온도에서 annealing 한 경우에는 capacitance 값이 as-dep에 비하여 상당히 감소하였으며, 또한 inversion영역에서 capacitance값이 다시 증가하는 low frequency에서 볼 수 있는 현상을 나타내었다. 이와 같은 현상은 높은 온도의 annealing공정에 의하여 계면에 저 유전율을 갖는 제 이상(SiO2)이 형성되어 나타난 결과라고 생각되어진다. 즉, 위와 같 은 결과를 볼 때 계면에 제이상을 형성시키지 않고 charge에 의해 생긴 hysteresis를 없애기는 600℃정도의 후속 annealing 공정이 가 장 적합한 온도임을 알 수 있었다. 위와 같은 방식의 sputtering 및 후속 annealing공정을 이용하여 여러 가지의 박막을 두께별 scale down 한 결과를 그림 13에 나타내었다.

그림에서 보는 봐와 같이 모든 박막에서 두께가 작아짐에 따라 CET 값이 직선적으로 작아짐을 알 수 가 있었지만 박막의 두께가 50Å이내에서는 오히려 CET값이 급격하게 증가하는 현상을 볼 수 있었다. 이와 같이 50Å이내에서 CET 값의 급격한 증가는 증착된 박막의 두께가 얇아짐에 따라 후속 annealing 과정에서 oxygen이 얇고, 산소 투과성이 강한 유전 박막을 통하여 산소가 확산 되어서 계면에서 Si과 반응하여 저유전율을 갖는 SiO2가 형성되어 나타난 결과라 생각된다. 그림 12의 결과에서 보았듯이 200Å정도의 두꺼 운 두께에서는 annealing 시 oxygen의 확산을 억제할 만한 충분한

두께이기 때문에 capacitance값이 감소되는 현상을 볼 수 없었지만, 극 박막이 될수록 계면에 형성되는 제이상에 의한 capacitance값의 감소는 필할 수 없는 현상이라 생각된다.

0 50 100 150 200

0 20 40 60 80

CET ( Å )

Thickness ( Å )

Zr_XSi_1-XO_y( X = 0.9 ) Zr_XSi_1-XO_y( X = 0.45 ) Zr_XBi_1-XO_y( X = 0.45 ) Interface layer growth !

0 50 100 150 200

0 20 40 60 80

Zr_XSi_1-XO_y( X = 0.9 ) Zr_XSi_1-XO_y( X = 0.45 ) Zr_XBi_1-XO_y( X = 0.45 ) Interface layer growth !

0 50 100 150 200

0 20 40 60 80

CET ( Å )

Thickness ( Å )

Zr_XSi_1-XO_y( X = 0.9 ) Zr_XSi_1-XO_y( X = 0.45 ) Zr_XBi_1-XO_y( X = 0.45 ) Interface layer growth !

0 50 100 150 200

0 20 40 60 80

Zr_XSi_1-XO_y( X = 0.9 ) Zr_XSi_1-XO_y( X = 0.45 ) Zr_XBi_1-XO_y( X = 0.45 ) Interface layer growth !

그림 13 Zr based films의 reactive sputtering에 의한 scale down

이와 같이 극박막에서 annealing후 계면층 형성에 따른 CET의 급격한 증가를 막기 위하여 여러 가지 계면처리에 시도하였다. 먼 저 지금까지 많이 알려진 계면처리로서 nitride층을 계면에 형성시 켜 그 효과에 대하여 알아보았다. Si3N4의 유전상수는 7∼8정도로 SiO2에 비하여 거의 2배 가까이 높은 값을 가지며, Si 위에서 상당 히 안정한 물질로 알려져 있다. [12] 본 실험에서의 Si3N4층은 RTP chamber에서 NH3 gas를 통하여 형성하였다.

^{-3 -2 -1 0 1 2 3}

0.0 50.0p 100.0p 150.0p 200.0p 250.0p 300.0p

Capacitance ( F )

Applied voltage ( V )

As - dep 600℃ nitridation 800℃ nitridation

그림 14 Nitridation 온도에 따른 C-V curve

그림 14는 nitride 처리 온도에 따른 박막의 C-V curve를 나타낸 그림이다. as-dep 상태에서의 capacitance는 그림 12에서 보았듯이 CET로 40정도인 180pF의 값을 보였다. 이에 반하여 nitride 처리를 각각 600℃, 800℃에서 한 경우의 capacitance 값은 as-dep과 비교 해 볼 때 50∼100pF정도 더 높아짐을 알 수 있었다. 이와 같은 capacitance 값의 증가는 nitride층이 계면에서의 SiO2 형성을 어느 정도 억제함에 따라 나타난 결과라 생각되어 진다. 하지만 nitride 처리를 통해 어느 정도 capacitance값이 증가되는 양상을 보인 반 면에, 200mV정도의 hysteresis가 여전히 남아있으며, 또한 flat band voltage 역시 약 -1V정도 shift되는 현상이 나타나는 것으로 보아 positive charge가 계면 혹은 유전 박막내에 존재함을 알 수 있다.

두번째 계면처리 방법으로는 insulator를 증착하기 전에 SiO2 보

다 열역적으로 더 안정한 metal을 먼저 계면에 형성시킴으로서 후 속 annealing 공정시 계면에 SiO2가 아닌 보다 높은 유전상수를 갖 는 metal oxide를 형성시키는 실험을 행하였다.

^{-3 -2 -1 0 1 2 3}

0.0 50.0p 100.0p 150.0p 200.0p 250.0p 300.0p 350.0p

Capacitance ( F )

Applied voltage ( V )

As - dep 30 sec 45 sec 60 sec

그림 15 계면처리 시간에 따른 C-V curve

그림 15은 계면처리 시간에 따른 C-V곡선을 나타낸 그림이다.

계면층 metal로는 열역학적으로 상당히 안정한 Zr를 사용하여 SiO2

대신에 ZrO2형성을 유도하였으며, 계면처리 시간은 각각 30, 45, 60sec 동안 행하였다. 그림에서 보는 것와 같이 계면처리 시간이 증가함에 따라 capacitance값이 상당히 증가하는 결과를 나타내었 다. 특히 60sec 계면처리를 한 경우에는 as-dep에 비하여 거의 2배 정도의 높은 capacitance값을 보였다. 이와 같이 계면에 metal층을 형성시킴으로서 capacitance 값이 증가하는 이유는 sputtering 및 annealing 공정시 얇은 두께의 insulator층을 투과한 oxygen이 Si이