1. 서론
X-Ray 검출기는 분광기(spectroscopy), 현미경
(microscopy), 의료 검사(medical inspection) 등과 같은 다양한 분야에서 널리 사용된다 [1]. 0.1~10nm 파장의 X-Ray를 사용하는 soft X-Ray 복사는 일반적 This work was supported by the World Class 300 Project(R&D)(S2525451, 특화시장 공략을 위한 첨단 X선 영상센서 시스템 개발) of the SMBA(Korea). The EDA tool was supported by the IDEC.
*Department of Electronic Engineering, Kumoh National Institute of Technology
**HW Part, RY Lab, Rayence
***Corresponding Author : School of Electronic Engineering, Kumoh National Institute of Technology ([email protected])
Received September 29, 2020 Revised October 05, 2020 Accepted October 12, 2020
CMOS X-Ray 검출기를 위한 위상 고정 루프의 전하 펌프 회로
황준섭*, 이용만**, 천지민***
A Charge Pump Circuit in a Phase Locked Loop for a CMOS X-Ray Detector
Jun-Sub Hwang*, Yong-Man Lee**, Ji-Min Cheon***
요 약 본 논문에서는 CMOS X-Ray 검출기의 메인 클럭을 발생시키는 위상 고정 루프(phase locked loop, PLL)을 위한 전류 불일치를 줄이면서도 넓은 동작 범위를 가지는 전하 펌프(charge pump, CP) 회로를 제안하였다. CP 회로의 동작 범위와 전류 불일치는 CP 회로를 구성하는 전류원 회로의 동작 범위와 출력 저항에 의해서 결정된다. 제안된 CP 회 로는 넓은 동작 범위를 확보하기 위한 wide operating 전류 복사 바이어스 회로와 전류 불일치를 줄이기 위한 출력 저항 이 큰 캐스코드 구조의 전류원으로 구현하였다. 제안된 wide operating range 캐스코드 CP 회로는 350nm CMOS 공 정을 이용하여 칩으로 제작되었으며 소스 측정 장치(source measurement unit)을 활용하여 전류 일치 특성을 측정하였 다. 이때 전원 전압은 3.3V이고 CP 회로의 전류 ICP=100μA이었다. 제안된 CP 회로의 동작 범위 △VO_Swing=2.7V이 고 이때 최대 전류 불일치는 5.15%이고 최대 전류 편차는 2.64%로 측정되었다. 제안된 CP 회로는 낮은 전류 불일치 특 성을 가지면서 광대역 주파수 범위에 대응할 수 있으므로 다양한 클럭 속도가 필요한 시스템에 적용할 수 있다.
Abstract In this paper, we proposed a charge pump (CP) circuit that has a wide operating range while reducing the current mismatch for the PLL that generates the main clock of the CMOS X-Ray detector. The operating range and current mismatch of the CP circuit are determined by the characteristics of the current source circuit for the CP circuit. The proposed CP circuit is implemented with a wide operating current mirror bias circuit to secure a wide operating range and a cascode structure with a large output resistance to reduce current mismatch. The proposed wide operating range cascode CP circuit was fabricated as a chip using a 350nm CMOS process, and current matching characteristics were measured using a source measurement unit. At this time, the power supply voltage was 3.3 V and the CP circuit current ICP = 100 μA. The operating range of the proposed CP circuit is △VO_Swing=2.7V, and the maximum current mismatch is 5.15 % and the maximum current deviation is 2.64 %. The proposed CP circuit has low current mismatch characteristics and can cope with a wide frequency range, so it can be applied to systems requiring various clock speed.
Key Words : Charge pump, current mismatch, high swing, PLL, low voltage, cascode structure
으로 X-Ray 현미경 및 전자 분광기와 같은 입자 분석 을 위한 실험 테스트에 사용된다 [2]-[4]. 반면에 0.1nm 미만의 짧은 파장의 X-Ray를 사용하여 더 높 은 에너지 준위를 가지는 hard X-Ray 복사는 투과성 이 우수하므로 대상 물체의 내부를 이미지화하거나 실 시간 모니터링하는데 주로 사용된다. 예를 들어 컴퓨터 단층 촬영(computed tomography), 방사선 촬영 (radiography) 및 치과용 X-Ray와 같은 진단 의료용 검출기는 일상 생활에서 볼 수 있는 가장 일반적인 응 용 분야이다. 또한 X-Ray 검출기는 보안을 위한 비파 괴 검사 및 수하물 검사와 같이 산업계에서 널리 사용 된다. 이러한 이유로 최근 몇 년 동안 hard X-Ray 복 사를 사용하는 X-Ray 검출기 시장 규모가 증가했으며 그 전망도 매우 유망하다.
스마트 기기에서 사용되는 기존의 CMOS 이미지 센서는 이미지화 대상 물체보다 물리적으로 작은 크기 이기 때문에 기존의 CMOS 이미지 센서를 사용한 디 지털 X-Ray 검출기는 렌즈 또는 광섬유(optical fiber)를 사용하는 광학 시스템을 채택하였다 [5], [6].
그러나 복잡하고 두꺼운 광학 시스템은 입사되는 전자 의 수를 줄이고 기하학적 왜곡과 빛 산란을 일으켜 노 이즈를 증가시킨다 [7], [8]. 결과적으로 이미지 품질이 저하된다. 이러한 문제를 해결하기 위해 웨이퍼 스케일 (wafer-scale) CMOS X-Ray 검출기가 웨이퍼 스티 칭(wafer stitching) 또는 타일링 기법(tiling technique)을 사용하여 구현되었다 [9]-[16]. CMOS X-Ray 검출기 위에 직접 신틸레이터(scintillator) 필 름을 배치하여 전자와 빛 산란 등의 광학적 손실로 인 한 이미지 품질 저하를 줄일 수 있다.
수요가 증가되고 있는 실시간 CMOS X-Ray 검출 기는 대상 물체의 관심 영역에 대해서 실시간으로 정 밀한 이미지 정보를 획득하기 위해서 저잡음, 고해상 도, 고속 및 넓은 동적 범위(dynamic range, DR)가 필요하다. 이를 위해서 기존의 CMOS X-Ray 검출기 는 14비트 이상의 해상도를 가지는 외장 고속 아날로 그-디지털 변환기(analog-to-digital converter, ADC) IC를 채용하여 X-Ray 이미지를 디지털 데이터 로 변환하였다 [9]. [11], [17]-[21]. 그러나 외장 ADC 를 사용한 CMOS X-Ray 검출기는 외장 ADC IC에
의해 추가적인 비용 증가가 있으며 인쇄 회로 기판 (printed circuit board, PCB)에 구현되어 전기적 잡 음에 취약하여 충분한 성능 확보가 어려운 단점이 있 다. 최근에 이러한 단점을 해결하기 위해 CMOS X-Ray 검출기 내에 ADC를 집적화하여 비용을 낮추 고 잡음 성능을 개선하고 있다 [1], [13], [21]. 특히 ADC를 검출기 내에 집적화하는 방법에는 단일-채널 (single-channel) ADC, 픽셀-레벨(pixel-level) ADC 및 컬럼-병렬(column-parallel) ADC 등의 세 가지 구조가 있는데, 이중 컬럼-병렬 ADC 구조는 각 컬럼에 하나의 ADC를 배치하여 낮은 대역폭 판독 (readout) 특성을 가지면서도 프레임 레이트(frame rate), 필 팩터(fill factor), 실리콘 면적, 전력 소비 등 의 성능에 대하여 매우 좋은 특성을 가진다 [22]. 따라 서 컬럼-병렬 구조는 고속 및 고해상도 CMOS X-Ray 검출기 구현에 가장 많이 사용되는 구조이다 [23].
비교기, 데이터 래치, 램프 제네레이터, 동기식 카운 터 등 복잡하지 않고 단순한 구조의 회로 블록으로 구 현된 단일 기울기(single slope) ADC는 적은 면적으 로 구현 가능하고 낮은 전력을 소모하기 때문에 컬럼- 병렬 ADC 구조에서 주로 사용되는 구조로 [24], 컬럼 -병렬 단일 기울기 ADC를 사용한 CMOS X-Ray 검 출기도 보고되었다 [21]. 특히 단일 기울기 ADC는 낮 은 대역폭 판독의 장점을 가져 낮은 잡음 특성과 AD 변환에서 높은 정확도를 허용한다. 그러나 단일 기울기 ADC는 나이키스트(nyquist) ADC로 N비트 해상도를 가지는 경우 2N번 클럭에 해당되는 긴 시간을 AD 변 환에 요구되기 때문에 고속 고해상도 이미징에 있어 단점을 가진다. 이를 극복하기 위해서 고속의 클럭을 사용하면 되는데, 만약 칩 외부에서 인가되는 고속의 클럭을 사용하게 되면 클럭 스큐(skew)에 의해서 AD 변환 오류가 발생할 수 있다 [24]. 따라서 고속 고해상 도 X-Ray 검출기에 컬럼-병렬 단일 기울기 ADC 구 조를 사용하기 위해서는 칩 내부의 위상 고정 루프 (phase locked loop, PLL)에서 외부로부터 인가된 낮은 클럭을 이용하여 고속의 메인 클럭을 발생시킨 후, 메인 클럭을 이용하여 칩 내부에서 필요한 다양한 클럭들을 생성해서 사용해야 한다 [24-27]. 또한 X-Ray 검출기는 높은 DR 확보를 위한 비닝
(binning), 고속 실시간 촬영 등 다양한 촬영 조건에 따라 필요한 메인 클럭의 속도가 다르므로 PLL은 넓은 주파수 범위에서 클럭을 생성할 수 있어야 한다.
칩 내부의 메인 클럭을 발생시키는 PLL은 주로 고 속, 낮은 지터(jitter) 및 넓은 고정 범위(wide locking range) 특성을 쉽게 구현할 수 있는 전하 펌프(charge pump, CP) PLL 구조가 널리 사용된다 [28]. PLL에서 CP의 역할은 적분 동작을 구현하기 위해 루프 필터 (loop filter, LF)에서 전류를 주입하거나 제거하는 것 이다. 설계 시 고려해야 할 주요 과제 중 하나는 충전 전류와 방전 전류, 즉 전류 싱크(current sink)와 전류 소스(current source) 간의 전류 불일치(mismatch) 를 최소화하는 것이다. PLL 루프가 주기적으로 오프셋 을 균등화하려고 시도하기 때문에 전류 불일치는 결국 정적 위상 오프셋(phase offset) 및 참조 스퍼 (reference spur)로 이어진다 [29]. 특히 광대역 (wideband) PLL에서 또 다른 설계 문제는 CP를 구현 하는 데 사용되는 전류 소스의 출력 전압 헤드룸 (voltage headroom)이다. 가능한 가장 넓은 클럭 주 파수 범위를 확보하기 위해서는 CP 출력 전압이 이상 적으로 접지에서 공급 레일까지의 범위를 유지하여 발 진기의 튜닝 범위를 최대한 활용할 수 있어야 하는 동 시에 전류 소스 동작과 전류 불변성을 유지해야 한다 [30].
따라서 본 논문에서는 CMOS X-Ray 검출기의 메 인 클럭을 발생시키는 PLL을 위한 전류 불일치를 줄이 면서도 넓은 동작 범위를 가지는 CP 회로를 제안한다.
2. 본론
2.1 싱글-엔디드(single-ended) CP 회로 싱글-엔디드 CP 회로는 시스템 유연성, 저전력 소 비, 패드 및 외부 부품 최소화 및 면적에 대해 고려했 을 때 PLL에 가장 적합한 구조이다. 그림 1은 널리 사 용되는 싱글-엔디드 CP 회로 구조를 보여준다.
이 CP 회로는 능동 증폭기(active amplifier)를 가 지고 있으며 전류 조정(current steering)을 활용하는 구조이다 [31], [32]. 능동 증폭기는 단일 이득을 가지 는 전압 버퍼(voltage buffer)로 동작하며 MSN2과
MSP2가 켜져있거나 꺼져있을 때 전류 소스 IDN과 전류 싱크 IUP의 드레인(drain) 전압이 동일하게 유지되도록 출력 노드 VCP 전압을 버퍼링한다. 이렇게 하면 스위치 가 켜져있을 때 전하 공유(charge sharing) 효과가 줄 어든다. 이 구조는 전류 조정을 통해 빠른 과도 응답 (transient response)을 보장하고 추가 전류를 필요로 하는 기생 커패시턴스(parasitic capacitance)의 영 향을 줄인다. UP=1(UPb=0), DN=0(DNb=1)인 경우 IUP 전류가 LF 회로의 커패시터를 충전(charging)하 고, UP=0 (UPb=1), DN=1(DNb=0)인 경우 IDN 전류 가 커패시터를 방전(discharging)한다. 따라서 UP과 DN 신호에 의해서 커패시터의 충전과 방전이 일정 시 간동안 진행되면 VCP의 전압은 변화한다.
그림 1. 싱글-엔디드 CP 회로 구조
Fig. 1. Architecture of a single-ended CP circuit
그림 2. 이상적인 IUP과 IDN의 VCP의 변화에 따른 전류의 변화 Fig. 2. VCP Vs. current variations when IUP and IDN
are ideal current source
IUP과 IDN이 이상적인 전류원으로 ICP라고 하는 전류 크기를 가진다고 가정하면, 이상적인 전류원은 전류원 양단의 전압 변화와 상관없이 출력 저항이 무한대의 크기를 가지므로 그림 2와 같이 CP 회로의 출력 전압
VCP가 VDD의 범위 안에서 변화할 때 항상 충전 전류와 방전 전류는 일정한 전류 크기를 가진다. 따라서 IUP과 IDN의 크기는 전압 헤드룸이 없이 전원전압 VDD 전 범 위 안에서 서로 같게 되어 전류 불일치는 이상적으로 발생하지 않는다.
(a)
(b)
그림 3. 실제 전류원 회로의 전압-전류 관계 (a) 전류 싱크 (b) 전류 소스
Fig. 3. V-I relationship of MOSFET-realized current sources (a) current sink (b) current source
그러나 이상적인 전류원은 구현이 불가능하며 그림 3과 같이 실제로 p-타입 MOSFET으로 전류 싱크를, n-타입 MOSFET으로 전류 소스를 구현하는데, 실질 적인 전류원은 전류원의 출력 전압 VO이 전류원으로서 동작하는 전압 범위 △VO_Swing 안에서 변할 때 출력 전 류 IO가 전류원 구조에 따라 어느 정도 영향을 받게 된 다. VO에 따라 IO가 급격히 감소하는 영역은 전류원이 정상적으로 동작하지 않는 영역으로, 전류원이 정상적 으로 동작하기 위한 출력 단자의 최소 전위차를 전압 헤드룸 △VHR로 정의한다. VO의 변화에 따른 IO의 변 화 비율, 즉 전압-전류(V-I) 관계 곡선의 기울기는 전 류원의 출력 저항 RO의 역수에 해당된다. 따라서 CP 회로를 위한 전류원은 이상적인 전류원에 가깝게 하기 위해 △VHR이 작을수록(△VO_Swing이 클수록) 또한 RO
가 큰 값을 가지도록 설계해야 한다.
2.2 기존 CP 회로
그림 4는 하나의 MOSFET으로 이루어진 전류 싱크 와 전류 소스로 구현된 CP 회로이다. 하나의 트랜지스
터로 이루어져 있어 전압 헤드룸 △VHRN과 △VHRP가 작아 CP 회로의 동작 범위 △VCP_Swing을 아래와 같이 크게 가져갈 수 있다.
(a)
(b)
그림 4. 하나의 MOSFET으로 이루어진 전류원으로 구현된 CP 회로와 전압-전류 관계
Fig. 4. CP circuit implemented by simple current sources with a MOSFET and V-I relationship
≤
≤ (1)
(2) 여기서, VOV,MDN1과 VOV,MUP1은 각각 MDN1과 MUP1의 과 구동 전압(overdrive voltage) VOV이다. VOV는 다음과 같이 MOSFET의 게이트(gate)와 소스(source) 단자 간 전압 VGS와 문턱 전압(threshold voltage) VTH로 정의 된다. 일반적으로 전류원을 구성하는 MOSFET은 포화 영역(satration region)에서 동작하며 VOV 값은 150~200mV 수준의 값을 가진다.
∣∣ ∣∣ (3) 그러나, CP 회로의 VCP가 변함에 따라 MOSFET의 채널 길이 변조 효과(channel length modulation effect)에 의한 전류원의 출력 저항 RUP과 RDN이 다음 과 같이 작은 값을 가지게 되므로 IUP과 IDN은 VCP 변화
에 대해 큰 영향을 받게 되어 전류 불일치가 크게 발생 한다.
(4) 여기서, rds,MUP1과 rds,MDN1은 각각 MUP1과 MDN1의 드레 인(drain)과 소스 간 소신호 등가 저항 rds이다.
채널 길이 변조 효과에 의한 영향을 줄이기 위해서 더 긴 채널 길이를 사용해서 각 트랜지스터의 rds를 크 게 할 수 있다. 그러나 MOSFET의 크기가 커짐에 따라 CP의 입력과 출력 사이에 증가된 기생 커패시턴스 결합 (coupling)은 전하 주입(charge injection) 및 전하 공 유에 의해 전하 펌프의 과도 응답을 저하시킬 수 있다 [33].
그림 5는 그림 4의 CP 회로의 전류 불일치 문제점을 보완하기 위해서 고안된 CP 회로와 전류 특성 그래프를 보여준다. 전류원 회로를 캐스코드 구조로 설계하여 다 음과 같이 출력 저항을 크게 가져갈 수 있어 채널 길이 변조 효과에 의한 전류 불일치를 줄일 수 있다.
MOSFET 자체가 가질 수 있는 고유 이득(intrinsic gain)인 gmrds가 일반적으로 채널 길이에 따라 수십~수 백의 값을 가지므로 식 (5)의 저항값은 식 (4)의 저항값 보다 수십~수백 배의 저항값을 가진다.
≅
≅
(5)
여기서, gm,MUP2와 gm,MDN2는 각각 MUP2과 MDN2의 트랜 스컨덕턴스(transconductance) gm이다.
그러나, MBP1, MBP2, MBN1, MBN2, MBN3, MBN4로 이 루어진 전류 복사 바이어스(current mirror bias) 회로 동작에 의해 CP 회로의 △VCP_Swing이 다음과 같이 제 한되어 넓은 클럭 주파수 범위를 확보하기 어렵게 된 다. 이때 전류 복사 바이어스 회로와 전류원 회로를 구 성하는 모든 n-타입 MOSFET과 p-타입 MOSFET은 각 타입끼리 동일한 크기를 가진다고 가정한다.
≤≤ (6)
∣∣
∣∣ (7) 식 (7)에서 MOSFET의 문턱 전압의 절대값은 공정에
따라 다르지만 본 논문에서 사용된 350nm 공정의 경우 는 500~600mV로 VOV와 비교할 때 큰 값을 가진다.
(a)
(b)
그림 5. 캐스코드 전류원으로 구현된 CP 회로와 전압-전류 관계 Fig. 5. CP circuit implemented by cascode current
sources and V-I relationship
2.3 제안된 CP 회로
그림 6은 제안하는 CP 회로로 캐스코드 전류원을 넓은 동작 범위에서 정상 동작시킬 수 있는 전류 복사 바이어스 회로를 사용한다 [34].
이 구조는 전압 헤드룸을 최소화하여 넓은 동작 범 위를 가지면서도 전류 불일치를 최소화하기 위한 높은 출력 저항을 가진다. 출력 저항은 식 (5)와 같은 식으 로 표현되고 CP 회로의 △VCP_Swing은 다음과 같은 값 을 가져 그림 4의 CP 회로보다는 VOV만큼 크지만 그 림 5의 CP 회로보다는 문턱 전압의 영향이 없어 넓은 동작 범위를 확보할 수 있다. 이때 그림 5 회로와 마찬 가지로 전류 복사 바이어스 회로와 전류원 회로를 구 성하는 모든 n-타입 MOSFET과 p-타입 MOSFET은 각 타입끼리 동일한 크기를 가진다고 가정한다.
≤≤ (8)
(9)
(a)
(b)
그림 6. 넓은 동작 범위를 가지는 캐스코드 전류원으로 구현된 CP 회로와 전압-전류 관계
Fig. 6. CP circuit implemented by wide operating range cascode current sources and V-I relationship
2.4 CP 회로 간 동작 범위와 출력 저항 비교 표 1은 기존 CP 회로와 제안된 CP 회로 간 출력 저 항과 동작 범위를 비교한 결과이다. 공정한 비교를 위 해서 전류 복사 바이어스 회로를 제외한 CP 회로 면적 을 같게 하였다. 이를 위해 그림 5와 그림 6의 경우 p- 타입 MOSFET의 채널 길이를 LP, 채널 두께를 WP로 통일하고 n-타입 MOSFET의 채널 길이를 LN, 채널 두
께를 WN으로 통일하였고, 그림 4의 경우는 p-타입 MOSFET의 채널 길이를 2LP로 n-타입 MOSFET의 채널 길이를 2LN으로 하였다. 또한 모든 p-타입 MOSFET은 같은 문턱 전압 VTH,P, 모든 n-타입 MOSFET은 같은 문턱 전압 VTH,N을 가진다고 가정한 다. CP 회로의 ICP는 모두 같은 전류 크기로 하였다.
그림 5와 그림 6의 n-타입 MOSFET의 트랜스컨덕 턴스를 gm,N, 드레인과 소스 간 소신호 등가저항을 rds,N, 과구동 전압을 VOV,N이라고 한다. 또한 p-타입 MOSFET은 gm,P, rds,P, VOV,P라고 한다. 각 파라미터는 다음과 같은 수식으로 결정된다.
(10)
∝
(11)
(12) 여기서, λ는 채널 길이 변조 효과 상수, k는 공정 상수 이고 IDQ는 MOSFET의 바이어스 전류이다. 위 식들로 부터 그림 4의 MOSFET의 채널 길이는 그림 5와 그림 6과 비교했을 때 2배이므로, 그림 4의 MOSFET의 rds 는 2배의 크기를 가지고 VOV는 √2배가 되는 것을 확 인할 수 있다.
따라서, 전류 복사 바이어스 회로를 제외한 CP 회 로의 면적이 동일할 때 제안한 CP 회로는 그림 4의 CP 회로와 비교했을 때 약간의 △VCP_Swing의 희생으로 큰 출력 저항을 가질 수 있고, 그림 5의 CP 회로와 비 교했을 때 큰 출력 저항을 가지는 동시에 |VTH,N|+
|VTH,P|만큼 △VCP_Swing을 더 확보할 수 있는 것을 알 수 있다.
△VCP_Swing RUP RDN
Single (Fig. 4) ∼
Cascode (Fig. 5) ∣ ∣ ∼ ∣ Wide operating range
cascode (Fig. 6) ∼
표 1. 기존 CP 회로들과 제안된 CP 회로 간 비교
Table 1. Comparison between conventional CP circuits and proposed CP circuit
(a)
(b)
(c)
그림 7. CP 회로의 전압과 전류 관계 (X축 : VCP, Y축 : IUP 과 IDN) (a) single (b) cascode (c) wide operating range cascode
Fig. 7. V-I relationship of CP circuits (X-axis : VCP, Y-axis : IUP & IDN) (a) single (b) cascode (c) wide operating range cascode
3. 실험 3.1 시뮬레이션 결과
표 1의 비교 결과를 확인하기 위해 350nm CMOS 공정을 이용하여 시뮬레이션을 수행하였다. 이때 그림 5와 그림 6의 전류 복사 바이어스 회로와 전류원 회로 의 MOSFET 크기를 LP=0.35μm, WP=90μm(18μm, m=5), LN=0.45μm, WN=30μm(6μm, m=5)로 결정 하고 그림 4의 MOSFET의 크기는 채널 두께는 동일하
고 채널 길이만 2배로 결정하였다. 전원 전압 VDD=3.3V이고 ICP=100μA로 하였다.
그림 7은 각 CP 회로의 VCP 전압을 변화시키면서 측정한 IUP과 IDN 그래프이다. 표 1에서 비교한 것과 같이 각 CP 회로 구조에 따라 △VO_Swing의 크기가 결 정되고 제안된 CP 회로의 △VO_Swing 경우 그림 4의 CP 구조와 비교했을 때 약 0.24V 정도 작고 그림 5의 CP 구조보다는 약 1.08V 정도 큰 값을 가지는 것을 확인할 수 있다.
그림 8. CP 회로의 전류 일치 특성 (X축 : VCP, Y축 : IMIS=IUP-IDN) (a) single (b) cascode (c) wide operating range cascode
Fig. 8. Current matching characteristics of CP circuits (X-axis : VCP, Y-axis : IMIS=IUP-IDN) (a) single (b) cascode (c) wide operating range cascode
그림 8은 UP=1(UPb=0), DN=1(DNb=0)으로 설정 하고 VCP 노드를 DC 해석을 통해 구한 VCP 변화에 따 른 IUP과 IDN 간의 전류 일치 특성 IMIS=IUP-IDN을 보여 준다. 그림 8의 아래 그림은 위 그림의 범위를 –20μ A~+20μA 범위를 확대한 것이다. 그림 7에서 확인한 각 CP 회로의 △VO_Swing을 고려해서 최대 전류 불일치 정도를 구하면 제안된 CP 회로는 0.4~2.5V의 △ VO_Swing에서 최대 전류 불일치는 3.84%이고 최대 전 류 편차(deviation)은 1.97%를 가진다. 반면에 그림 4
의 CP 회로는 0.28~2.74V 범위에서 최대 전류 불일 치가 26.20%이고 최대 전류 편차는 14.9%이고 그림 6의 CP 회로는 최대 전류 불일치가 1.41%이고 최대 전류 편차는 0.95%로 전류 불일치 특성은 가장 좋지 만 동작 범위가 0.86~1.42V를 가지는 치명적인 단점 을 가진다. 표 2에서 시뮬레이션 결과를 정리하였다.
3.2 제안된 CP 회로 측정 결과
그림 9는 제안된 wide operating range cascode CP 회로의 특성 확인을 위해 350nm CMOS 공정으 로 제작된 칩 사진이다. 전원 전압은 3.3V이고 CP 회 로의 전류 ICP=100μA이다.
제작된 칩을 키슬리(Keithley)사의 소스 측정 장치 (source measurement unit)을 활용하여 CP 회로의 전류 일치 특성 그래프를 아래 그림 10과 같이 측정하 였다. △VO_Swing=2.7V이고 이때 최대 전류 불일치는 5.15%이고 최대 전류 편차는 2.64%로 측정되었다.
그림 9. 제작된 칩의 사진
Fig. 9. Microphotograph of fabricated chip
그림 10. 제안된 CP 회로의 측정된 전류 일치 특성
Fig. 10. Measured current matching characteristics of proposed CP circuit
시뮬레이션 결과와 비교했을 때 최대 전류 불일치와 최대 전류 편차가 더 크게 측정되었는데, 이는 시뮬레 이션에 사용한 MOSFET의 공정 파라미터는 코너 특성 을 가지고 있으며 실제 제작된 칩에 구현된 단일 MOSFET의 특성도 같은 웨이퍼 내에서도 위치 별로, 그리고 웨이퍼 별로도 차이가 발생하기 때문에 일어나 는 현상이다.
4. 결론
본 논문에서는 CMOS X-Ray 검출기의 메인 클럭 을 발생시키는 PLL을 위한 전류 불일치를 줄이면서도 넓은 동작 범위를 가지는 CP 회로를 제안하였다. CP 회로의 동작 범위와 전류 불일치는 CP 회로를 구성하 는 전류원 회로의 특성에 의해서 결정된다. 기존의 CP 회로의 경우 하나의 MOSFET으로 구현된 전류원을 사 용하여 동작 범위는 넓게 가져갈 수 있으나 출력 저항 이 작아 전류 불일치 특성이 좋지 않다. 출력 저항을
△VHRN △VHRP △VCP_Swing Current
Deviation Current Mismatch Single (Fig. 4) 0.28V 0.28V 2.74V / 83.03%
(2.74V/3.3V) -14.91μA ~ 11.31μA 26.20μA Cascode (Fig. 5) 0.86V 1.02V 1.42V / 43.03%
(1.42V/3.3V) -0.95μA ~ 0.46μA 1.41μA Wide operating range
cascode (Fig. 6) 0.4V 0.4V 2.50V / 75.76%
(2.50V/3.3V) -1.97μA ~ 1.87μA 3.84μA 표 2. CP 회로의 시뮬레이션 결과 요약
Table 2. Summary of simulation results for CP circuits
키우기 위해서 캐스코드 구조가 제안되었으나, 전류 복 사 바이어스 회로를 일반적인 다이어드 연결 MOSFET 을 이용한 전류 복사 회로로 구현하게 되면 동작 범위 가 제한된다. 이러한 문제점들을 극복하기 위해서 제안 된 CP 회로는 넓은 동작 범위를 확보하기 위한 wide operating 전류 복사 바이어스 회로와 전류 불일치를 줄이기 위한 출력 저항이 큰 캐스코드 구조의 전류원 으로 구현하였다. 제안된 wide operating range 캐 스코드 CP 회로는 350nm CMOS 공정을 이용하여 칩으로 제작되었으며 소스 측정 장치(source measurement unit)을 활용하여 전류 일치 특성을 측 정하였다. 이때 전원 전압은 3.3V이고 CP 회로의 전 류 ICP=100μA이었다. 제안된 CP 회로는 △VO_Swing
=2.7V이고 이때 최대 전류 불일치는 5.15%이고 최대 전류 편차는 2.64%로 측정되었다.
REFERENCES
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저자약력
황 준 섭 (Jun-Sub Hwang) [정회원]
⦁2020년 2월 : 금오공과대학교 전 자공학부 (공학사)
⦁2020년 3월 ~ 현재 : 금오공과대 학교 전자공학과 석사과정
<관심분야> CMOS Image Sensor, ADC/DAC
이 용 만 (Yong-Man Lee) [정회원]
⦁2016년 8월 : 홍익대학교 전자전 기공학전공 (공학사)
⦁2016년 6월 ~ 현재 : 레이언스 연구원
<관심분야> CMOS X-Ray Sensor, ADC
천 지 민 (Ji-Min Cheon) [종신회원]
⦁2003년 2월 : 연세대학교 전기전 자전공 (공학사)
⦁2005년 2월 : 연세대학교 전기전 자공학과 (공학석사)
⦁2010년 2월 : 연세대학교 전기전 자공학과 (공학박사)
⦁2010년 3월 ~ 2012년 11월 : 삼성전자 책임연구원
⦁2012년 11월 ~ 2013년 8월 : SK telecom 매니저
⦁2013년 9월 ~ 현재 : 금오공과대 학교 전자공학부 부교수
<관심분야> CMOS Image Sensor, ADC/DAC
