The Optimization of $0.5{\mu}m$ SONOS Flash Memory with Polycrystalline Silicon Thin Film Transistor

논문 2012-49-10-14

다결정 실리콘 박막 트랜지스터를 이용한 0.5

^μ

( The Optimization of 0.5 μm SONOS Flash Memory with Polycrystalline Silicon Thin Film Transistor )

김 상 완^*, 서 창 수^***, 박 유 경^***, 지 상 엽^***, 김 윤 빈^***, 정 숙 진^***, 정 민 규^*, 이 종 호^**, 신 형 철^**, 박 병 국^**, 황 철 성^*****

( Sang Wan Kim, Chang-Su Seo, Yu-Kyung Park, Sang-Yeop Jee, Yun-Bin Kim, Suk-Jin Jung, Min-Kyu Jeong, Jong-Ho Lee, Hyungcheol Shin,

Byung-Gook Park, and Cheol Seong Hwang )

요 약

본 연구에서는 0.5 ㎛ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바 탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동 시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통 해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage(Vth) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.

Abstract

In this paper, a poly-Si thin film transistor with ~0.5 ㎛ gate length was fabricated and its electrical characteristics are optimized. From the results, it was verified that making active region with larger grain size using low temperature annealing is an efficient way to enhance the subthreshold swing, drain-induced barrier lowering and on-current characteristics. A SONOS flash memory was fabricated using this poly-Si channel process and its performances are analyzed. It was necessary to optimize O/N/O thickness for the reduction of electron back tunneling and the enhancement of its memory operation. The optimized device showed 2.24 V of threshold voltage memory windows which coincided with a well operating flash memory.

Keywords: SONOS, flash memory, poly silicon, TFT

* 학생회원, ^** 평생회원, 서울대학교 전기·컴퓨터공학부

(Department of Electrical Engineering and Computer Science, Seoul National University)

*** 정회원, 서울대학교 반도체공동연구소

(Inter-University Semiconductor Research Center (ISRC), Seoul National University)

****

정회원-교신저자, 서울대학교 재료공학부

(Department of Materials Science and Enginnering, Seoul National University)

※ 본 연구는 서울대학교 반도체공동연구소 (Inter-University Semiconductor Research Center)의 지원에 의하여 수 행되었습니다.

접수일자:2012년7월10일, 수정완료일:2012년9월7일

Ⅰ. 서 론

최근 휴대 전화기, SSD(Solide-State Drive), 디지털 카메라, MP3와 같은 휴대용 전자기기 시장의 급성장은 비휘발성 메모리(Nonvolatile Memory)의 수요를 더욱 더 증가시키고 있다. 이러한 시장의 요구에 발맞추어, 플래시 메모리에 대한 연구는 꾸준히 큰 관심을 받아왔 다. 현재 실리콘에 기반을 둔 플래시 메모리 기술은 22 nm 급 technology node에 이르게 되었으며, 높은 집적 도, 저렴한 chip cost, 보다 빠른 동작 속도를 위해 지속 적인 cell size의 감소를 필요로 한다. 하지만, 이러한 소 자의 scaling down은 물리적, 기술적 한계로 인하여 점 점 더 어려워짐과 동시에 bit 당 제작비용이 증가하는 문제가 발생한다.^[1～2]

이러한 문제의 해결책으로 3차원 적층구조를 가지는 플래시 메모리가 큰 주목을 받고 있으며, 최근 그에 대 한 연구가 활발히 진행되고 있다.^[3～8] 초기의 3차원 적 층구조 플래시 메모리 연구는 단결정 혹은 다결정 실리 콘 채널의 적층을 통해 단순히 기존의 planar type 소 자를 쌓는 것으로부터 출발하였다.^[9～11] 이후, 이러한 연 구는 3차원 array를 위한 고유 구조를 통해 공정 단가 를 보다 줄이는 방향으로 발전되고 있다. 이러한 적층 형 array를 통해 게이트^[3～7] 혹은 채널을^{[8, 12]} 적층함으 로써 메모리의 집적도는 향상된다.

그러나 채널을 적층함에 있어, 단결정 실리콘으로 채 널을 형성하는 것은 Si 또는 SiGe epitaxy 기술과 함께 선택적인 식각 공정을 필요로 하기 때문에 공정이 어렵 고 단가가 증가한다는 단점이 존재한다. 특히, 수직 구 조의 채널을 형성해야 하는 게이트 적층형 구조에서 이 러한 문제는 더욱 심각해진다.

이러한 문제를 해결함과 동시에 기존과 적합성을 가 지는 공정을 통해 현재의 산업 인프라를 그대로 이용하 기 위해 유용한 방법 중 하나는 다결정 실리콘을 이용 하여 채널을 형성하는 것이다.[4, 9, 11～12] 다결정 실리콘은 증착 온도가 낮아 열예산(thermal budget)에 큰 영향을 주지 않으며, 비교적 쉬운 증착 과정과 저렴한 공정 단 가로 인하여 3차원 적층형 플래시 메모리 제작에서 채 널 물질로 사용하기 용이하다. 따라서 본 연구는 이를 위한 기초 연구로서 다결정 실리콘을 채널로 이용하여 박막 트랜지스터를 제작하고, 그 특성을 최적화 하였다.

뿐만 아니라, 이를 이용하여 SONOS 타입의 플래시 메

모리를 제작해 그 특성을 분석 해보았다.

Ⅱ. 0.5 μm 급 poly-Si 박막트랜지스터의 최적 공정 확보

1. MOSFET의 제작

그림 1은 소자 제작의 주요 공정 순서와 제작한 소자 의 조감도 및 단면도를 보여주고 있다. 우선 6 인치 p-type (100) 실리콘 wafer 위에 기판과의 격리를 위한 실리콘 산화막(SiO2)을 습식산화(wet oxidation)를 통해 300 nm 두께로 형성한 다음, active 영역으로 사용할 70 nm 두께의 다결정 실리콘(polycrystalline silicon)을 625 ℃에서 LPCVD(Low-Pressure Chemical Vapor Deposition)로 증착하였다. I-line(파장 365 nm) stepper 를 이용한 사진공정과 ICP Si etcher를 이용한 비등방 성 건식식각공정을 통해 active 영역을 정의하며, 별도 의 소자 분리 공정은 진행하지 않았다. 기존 연구 결과 는 다결정 실리콘에 열산화를 통하여 산화막을 형성할 경우 grain boundary의 영향을 받아 균일한 산화막을 성장시키기 어렵다는 것을 시사 하고 있다.^[13] 이러한 연구 결과를 토대로 본 연구에서는 CVD SiO2의 일종 인 MTO(Medium Temperature Oxide)를 사용하여 게 이트 산화막(gate oxide)을 800 ℃에서 10 nm 두께로 형성하였다. 게이트는 LPCVD로 다결정 실리콘을 120 nm 증착한 뒤, 게이트 패터닝 후 LDD(Lightly Doped Drain)와 HDD(Highly Doped Drain) 형성을 위한 이온

그림 1. 소자 제작의 주요 공정 순서와 제작한 소자의 조감도 및 단면도.

Fig. 1. Process flow and schematic diagram of the fabricated device.

주입과 함께 As⁺ 로 도핑 하여 형성했다. 게이트 패터 닝과 그 이후 소스, 드레인 형성, 그리고 back-end process는 일반적인 0.5 ㎛ 급 CMOS 공정과 동일하게 진행하였다.

2. active 공정 조건에 따른 DC 특성의 최적화 소자의 최적화를 위하여 active 형성 과정을 나누어 실험하였다. 다결정 실리콘으로 채널을 형성할 경우 발 생할 수 있는 문제점으로는 낮은 캐리어 이동도, grain boundary에 따른 소자 특성의 변화, 그리고 계면 결함 에 따른 SS(Subthreshold Swing) 특성의 열화 등이 있

다.^{[14, 15]} 이러한 문제를 개선하기 위해 625 ℃에서 증착

한 다결정 실리콘으로 active를 형성하여 제작한 대조 군 트랜지스터(그림 2a)와 달리, 실험군으로 550 ℃에서 비정질 실리콘(amorphous silicon)을 증착한 뒤, 600 ℃ 에서 24 시간 열처리로 결정화한 다결정 실리콘(그림 2b)을 사용하였다. 기존의 연구에 따르면, 비정질 실리 콘을 저온에서 장시간 어닐링(annealing) 할 경우 계면 결함을 효율적으로 제거 할 수 있고, 캐리어 이동도가 향상되며, grain의 크기가 증가하여 grain boundary의 영향을 줄일 수 있다는 보고가 있다.^[16～18] 따라서 본 실 험을 통해 소자의 SS 특성과 전류 구동 능력 향상 등 전체적인 소자 성능의 향상을 기대 해 볼 수 있었다.

그림 2는 대조군(그림 2a)과 실험군(그림 2b)으로 제 작한 소자의 단면도를 보여주고 있다. 그림을 통해, 대 조군으로 사용한 625 ℃에서 증착한 다결정 실리콘은 표면 거칠기가 커서 MTO 산화막이 고르지 못한 반면, 실험군으로 제작한 소자는 실리콘 표면 거칠기가 작고, 계면 특성이 우수하여 MTO 산화막이 개선됨을 알 수 있었다. 뿐만 아니라, 실험군은 장시간에 걸친 저온 어 닐링을 통하여 보다 큰 grain이 형성된 것을 확인 할 수 있었다. 이러한 grain 크기의 증가는 grain boundary 의 영향을 완화하여 보다 신뢰성 있는 소자 특성을 제 공 할 것으로 판단 할 수 있다.

그림 3은 두 실험에 대해 게이트 길이가 0.5 ㎛인 n-channel TFT의 전달 특성을 보여주고 있다. 결과를 바탕으로 각 소자에 대해 주요 DC 파라미터를 추출해 보면 표 1과 같다. 이때 문턱 전압은 드레인 전류가 0.1

㎂/㎛ 일 때 게이트 전압으로 정의 하였다. 문턱 전압은 두 소자가 각각 3.2 V, 2.6 V로 비교적 높게 나타났는 데, 이러한 결과의 원인은 게이트의 도핑 프로파일에서

그림 2. 제작한 소자의 단면도, TEM 이미지. (a) 625 ℃ 다결정 실리콘 (b) 550 ℃ 비정질 실리콘 증착 후, 600 ℃ 24 시간 저온 어닐링

Fig. 2. The cross-sectional TEM image of fabricated device. (a) poly-Si deposited at 625 ℃, (b) 600

℃ 24 hour annealed amorphous Si deposited at 550 ℃.

찾을 수 있다. 본 실험에서는 공정의 간소화를 위해, 게 이트 도핑을 비교적 일반적인 in-situ 방식이나 POCl3

가스를 통한 방식이 아닌 소스/드레인과 함께 ion implantation을 통해 실시하였다. 이때, 소스/드레인 접 합 깊이를 얕게 하여 punch- through 와 같은 현상을 억제하고 소자 특성의 향상을 도모하기 위해 LDD와 HDD 모두 As⁺을 이용하여 20 keV의 낮은 에너지로 이온주입 하였다.(그림 1) 이와 같은 조건에서 이온주입 을 할 경우, 도핑 프로파일에서 Gaussian 분포의 최대 값이 게이트 상단으로부터 약 20 nm 전후에 존재하게 된다. 이는 게이트 두께가 120 nm임을 감안해 볼 때, 최상단부에 해당한다. 후속공정에서 고온 열처리 공정

-2 0 2 4 6 0.0

5.0x10^-5 1.0x10^-4 1.5x10^-4 2.0x10^-4 2.5x10^-4

(b)

Drain Current [A/µm]

Gate Voltage [V]

V_d = 0.1 V V_d = 1.3 V V_d = 2.5 V

10^-15 10^-14 10^-13 10^-12 10^-11 10^-10 10^-9 10^-8 10^-7 10^-6 10^-5 10^-4 10^-3 10^-2

Drain Current [A/µm]

-2 0 2 4 6

0.0 1.0x10^-5 2.0x10^-5 3.0x10^-5 4.0x10^-5 5.0x10^-5

(a)

Drain Current [A/µm]

Gate Voltage [V]

V_d = 0.1 V V_d = 1.3 V V_d = 2.5 V

10^-14 10^-13 10^-12 10^-11 10^-10 10^-9 10^-8 10^-7 10^-6 10^-5 10^-4 10^-3

Drain Current [A/µm]

그림 3. active 물질에 따른 전달 특성. (a) 625 ℃ 다결 정 실리콘 (b) 550 ℃ 비정질 실리콘 증착 후, 600 ℃ 24 시간 저온 어닐링

Fig. 3. Transfer characteristics depending on the active material. (a) poly-Si deposited at 625 ℃, (b) 600

℃ 24 hour annealed amorphous Si deposited at 550 ℃

parameter poly-Si 열처리 α-Si Vth(Vd = 0.1 V) [V] 3.2 2.6 Vth(Vd = 2.5 V) [V]

@ 0.1 ㎂/㎛ 2.7 2.1

SS [mV/dec] 337.6 272.3 DIBL [mV/V] 208.3 187.5 Ioff [㎂/㎛](Vd = 2.5 V)

@ Vg = 0V 6.05×10^-4 6.71×10^-4 Ion [㎂/㎛](Vd = 2.5 V)

@ Vg = Vth+2.5 V 20.2 83.7 μ [cm²/V·s] 7.02 16.72 표 1. 추출한 두 소자의 DC 파라미터.

Table 1. Extracted DC parameters for both devices.

이 주입된 불순물의 활성화를 위한 어닐링-800 ℃, 30 sec-밖에 없다는 점을 감안 할 때, 주입된 불순물의 확

산은 무시해도 좋다. 결과적으로, 게이트 산화막과 인접 한 게이트의 하단은 이온주입이 거의 되지 않았다고 볼 수 있다. 시뮬레이션을 통해 확인 해 봤을 때 산화막과 인접한 게이트의 도핑 농도는 약 10¹⁷ cm^-3 을 보였다.

(이 결과는 본 논문에서는 기술하지 않았다.) 이와 같이 게이트 산화막과 인접한 부분에 게이트의 도핑농도가 낮을 경우, 심각한 poly depletion현상을 초래 할 수 있 다.^[19] 다시 말해, 전기적으로 산화막 두께가 증가한 것 과 같은 효과를 보여 전체 산화막 캐퍼시턴스가 감소하 고, 그 결과 문턱 전압이 상승하게 된다. 이와 같은 문 제는 게이트의 도핑 농도를 증가시킴으로써 해결할 수 있다.

다음으로 실험군의 소자의 경우, SS와 DIBL(Drain Induced Barrier Lowering) 특성이 개선되는 모습을 확 인할 수 있다. 이는 실험군의 경우, 비교적 큰 결정이 장시간에 걸친 저온 어닐링을 통해 형성되어 계면 특성 이 향상되고 누설 전류가 감소하였기 때문으로 해석할 수 있다. 다음으로, off-current는 드레인에 구동전압 (2.5 V)이, 게이트에 0 V가 인가되었을 때의 전류로 정 의 했으며, 두 소자 모두 약 6*10^-4 ㎂/㎛ 정도로 비교 적 높은 값을 보였다. 이렇듯 두 소자 모두 off-current 특성이 좋지 못한 이유는 GIDL(Gate Induced Drain Leakage) 현상이 심하기 때문으로 판단된다. 이와 같은 GIDL 현상으로 인한 소자 특성의 열화는 다결정 실리 콘 채널을 사용하는 소자에서 일반적으로 나타나는 현 상으로 트랩에 의한 터널링이 그 주원인으로 볼 수 있 다.^[20] 마지막으로, on-current는 드레인과 게이트 over drive 전압이 2.5 V일 때로 정의 했으며, 실험군의 소자 가 약 4배 정도 더 높은 값을 보였다. 이는 전자 이동도 의 향상으로 비롯된 것으로 판단된다. 전자 이동도를 계산해 본 결과 실험군의 소자에서 16.72 cm²/V·s를 보 여 대조군에 비해 약 2.5 배 높은 값을 보임을 확인 할 수 있었다.

Ⅲ. SONOS 플래시 메모리 소자의 개발 및 최적화

1. SONOS 플래시 메모리 소자의 제작

일련의 실험 결과를 통해, active 형성 시 비정질 실 리콘을 증착 한 뒤 어닐링을 통하여 장시간 결정화 할 경우, 결정 크기의 증가로 인하여 계면특성과 전자 이

동도의 향상을 보이며 결과적으로 보다 우수한 트랜지 스터의 성능을 보장한다는 것을 알 수 있었다. 따라서 이를 이용하여 SONOS 플래시 메모리 소자를 제작하고 그 특성을 살펴보았다. 주요 소자 제작 과정은 그림 1 의 MOSFET과 동일하며, 차이점은 게이트 산화막을 tunnel oxide, 전자 trapping을 위한 질화막(SiN), 그리 고 blocking oxide로 구성된 O/N/O(oxide/nitride/oxide) stack으로 대체 한 것이다. 소자 제작 시, O/N/O stack 은 각각 4.5/11/11 nm를 목표로 증착하였다.

그림 4는 제작한 소자의 program/erase 동작특성을 보여주고 있다. program은 드레인에 1 V, 게이트에 14 V를 10 msec, erase는 드레인에 1 V, 게이트에 -14 V 를 2 sec 인가하여 Fowler-Nordheim(FN) tunneling 을 통하여 수행 하였다. 주어진 전압 조건에 따라 cell을 program 하였을 경우, 그림 4에서 확인 할 수 있듯이 일반적인 SONOS 플래시 메모리 소자와 같이 질화막에 전자의 주입으로 인하여 소자의 문턱전압이 증가하는 것을 확인 할 수 있었다. 그러나 erase 동작의 경우, 질 화막에 정공의 주입 혹은 program 시 주입된 전자의 탈출로 인해 문턱전압이 감소하는 일반적인 SONOS 플 래시 메모리 특성과는 달리, erase를 거듭 할수록 문턱 전압이 증가하는 반대의 결과를 보였다.

이러한 문제의 원인으로 erase 과정에서 전자의 back tunneling으로 인한 게이트로부터의 전자의 유입을 생 각해 볼 수 있다. 이는 적절치 못한 O/N/O stack의 두

그림 4. 제작한 SONOS 플래시 메모리 소자의 메모리 동작 특성.

Fig. 4. The program/erase characteristics of SONOS flash memory.

께로 인해 발생 하는 것으로 알려져 있다.^[21] 문제를 좀 더 명확히 하고, 해결하기 위해 SILVACO 社의 ATLAS를 이용하여 SONOS 시뮬레이션을 진행해 보 았다. 시뮬레이션은 전자의 back tunneling 현상에 초점 을 맞추어 진행하였으며, 편의를 위해 active 물질은 single crystalline 실리콘으로 가정했다.

2. SONOS 플래시 메모리 특성의 개선 및 최적화 그림 5a는 O/N/O 두께가 그림 4의 소자와 유사한 5/11/11 nm일 때, program/erase 특성을 보여주고 있 다. 실험 결과와 마찬가지로 시뮬레이션에서도 전자의 back tunneling으로 인하여 erase 과정에서 문턱전압이 증가하는 것을 확인 할 수 있다. 이러한 문제를 해결하 기 위해서는 전체 gate stack에서 blocking oxide의 께 비율을 늘리고 tunnel oxide의 비율을 줄여야 한다.

그림 5. O/N/O 두께에 따른 program/erase 특성 시뮬레 이션 결과. (a) 5/11/11 nm (b) 3/7/10 nm Fig. 5. Simulation results of program/erase

characteristics depending on the O/N/O thickness.

(a) 5/11/11 nm (b) 3/7/10 nm

그림 6 최적화 된 O/N/O 두께를 가지는 SONOS 플래 시 메모리 소자의 program/erase 특성.

Fig. 6. The program/erase characteristics with the optimized O/N/O thickness.

이를 위해 O/N/O 두께를 3/7/10 nm로 조절하여 시뮬 레이션 해 보았다. 그림 5b에서 확인 할 수 있는 것과 같이 O/N/O 두께의 비율을 조정 한 결과, 전자의 back tunneling 현상이 완화되고 SONOS 플래시 메모리의 erase 특성이 개선되는 것을 확인 할 수 있었다.

위 시뮬레이션 실험을 통해, 제작한 소자의 정상적인 메모리 동작을 위해서는 O/N/O 두께의 최적화가 필요 하다고 결론지을 수 있다. 따라서 시뮬레이션에서 확인 했던 3/7/10 nm 두께의 O/N/O stack을 가지는 SONOS 플래시 메모리를 제작하고 program/erase 특성을 확인 해 보았다.(그림 6) program은 드레인에 0.1 V, 게이트 에 10 V를 100 msec, erase는 드레인에 0.1 V, 게이트 에 -10 V를 3 sec 인가하여 수행 하였다. 그림 4의 결 과와 비교해 볼 때, program 시 그래프의 왜곡 없이 문 턱전압 이동이 잘 되는 것을 확인 할 수 있었다. 뿐만 아니라, 적합한 두께의 O/N/O stack을 형성 하였을 때, back tunneling 현상이 완화되어 erase 특성이 개선되 는 것을 검증 할 수 있었다. 측정 결과 제작한 소자의

V

보다 나은 소자 특성을 위한 추가 개선 사항으로는 erase 동작 시, 아직도 전자의 back tunneling 현상이 완전히 제거되지 못하여 소자의 문턱전압이 음의 값을 보이지 못하는 점이 있다. 이러한 문제를 개선하기 위 해서, p-type 실리콘과 같이 work-function이 큰 물질 을 게이트로 이용하여 전자의 주입을 줄이는 방법이 있

다. 뿐만 아니라, TANOS(TaN-Al2O3-SiN-SiO2-Si)와 같이 blocking oxide로 유전율이 SiO2 보다 큰 high-κ 물질을 이용함으로써 EOT(effective oxide thickness)는 동일하게 유지하되 물리적 두께를 증가시켜 back tunneling 현상을 억제하는 것도 좋은 해결책이 될 수 있다.^[21]

Ⅳ. 제작한 소자의 hump 특성 분석

그림 6의 program/erase 동작 중 erase 상태에서 hump 현상이 나타난다는 것에 주목해 볼 필요가 있다.

좀 더 면밀히 살펴보면, erase 상태에서 게이트 전압이 낮을 때는 문턱전압이 음의 값으로 이동 한 것으로 보 이나, 전압이 증가함에 따라 initial 상태와 거의 동일한 전류 값을 보이고 있다. 다시 말해, 문턱전압이 서로 다 른 두 개의 트랜지스터가 존재하는 것으로 보여 진다.

이러한 현상은 active의 corner에서 전계집중현상으로 인해 발생한다고 가정 할 수 있다.^[22]

그림 7에서 보는 것과 같이 제작한 소자는 별도의 STI(shallow trench isolation) 공정과 같은 소자분리 공 정을 진행 하지 않았기 때문에, 폭 방향으로 게이트가 active를 감싸는 형태를 취하고 있다. 따라서 그림 7에 붉은색으로 표시한 corner 부분이 존재하게 되는데, 이 영역에서 좁은 면적으로 인한 전계집중현상이 발생할 수 있다. 이러한 전계집중현상은 program/erase 동작 시 푸른색으로 표시된 편평한 active 상부의 영역에 비 하여 coner 영역에 보다 많은 전자와 정공을 주입하는 결과를 가져올 수 있다. 그 결과 전체적인 소자는 문턱

그림 7. corner 효과에 의한 전계집중현상.

Fig. 7. Electric field crowding due to corner effect.

전압이 서로 다른 corner 영역의 트랜지스터와 편평한 active 상부 영역의 트랜지스터 두 개를 가져 hump 현 상을 보인다고 볼 수 있다.

Corner 영역의 트랜지스터는 program 과정에서 다른 영역에 비하여 전자가 많이 trap되어 문턱전압이 높게 된다. 따라서 편평한 active 상부 영역이 모두 켜진 뒤 corner 부분이 켜진다. 편평한 영역에 비하여 corner 부 분의 면적은 매우 적기 때문에 active 상부 영역이 켜진 뒤 동작하는 corner 영역의 트랜지스터는 전체 전류의 양에 큰 영향을 미치지 못한다.

반대로, erase 과정에는 corner 영역의 트랜지스터는 편평한 active 상부 영역에 비하여 정공이 많이 trap 되 어 낮은 문턱전압 값을 가지게 된다. 따라서 게이트 전 압을 sweep해 보면, corner 영역의 트랜지스터가 먼저 켜져 문턱전압 이하의 전류 특성을 결정짓는다. 이어서 게이트 전압이 증가함에 따라 편평한 active 상부 영역 의 트랜지스터도 켜진다. 이 때 전체적인 전류는 면적 이 큰 편평한 active 상부 영역의 트랜지스터가 결정하 므로 hump 현상이 발생하게 된다. 그림 6에서 hump 현상이 발생함에 따라 전체적인 전류의 크기가 initial 상태와 비슷해지는 점을 보았을 때, corner 영역은 erase가 충분히 되었으나, active 상부는 낮은 erase 전 압 조건 등으로 인해 충분한 erase가 되지 못하고 initial 상태와 비슷한 크기의 문턱전압을 보이는 것으로 판단된다.

이러한 corner 트랜지스터에 의한 hump현상을 조금 더 정확히 분석하기 위해 폭이 서로 다른 두 개의 SONOS 플래시 메모리에 대해 program/erase 특성을 살펴보았다. 그림 8a는 소자의 폭이 5 ㎛인 소자의 program/erase 특성으로 그림 6과 비슷한 erase 특성을 보이는 것을 확인 할 수 있다. 이는 전체적인 소자 크기 에서 corner가 차지하는 비중이 작기 때문에 충분한 erase가 이루어지지 못하고 hump를 비롯한 그래프의 왜곡이 나타나기 때문이다. 그림 8b와 같이 소자의 폭 이 0.5 ㎛로 작은 소자에서는 이러한 특성이 확연히 완 화되는 모습을 볼 수 있다. 이는 소자의 폭이 작아짐에 따라 전체 소자 크기에서 corner가 차지하는 비율이 증 가하기 때문에, 강한 전기장을 통한 erase가 보다 잘 일 어나고 hump와 같은 그래프의 왜곡 현상이 감소하기 때문이다.

그림 8. 소자 width에 따른 program/erase 특성 (a) width = 5 ㎛, (b) width = 0.5 ㎛

Fig. 8. Program/erase characteristics depending on the width of device.

(a) width = 5 ㎛, (b) width = 0.5 ㎛

Ⅴ. 결 론

본 연구에서는 다결정 실리콘 박막 트랜지스터를 이 용하여 0.5 ㎛ 급 SONOS 플래시 메모리를 제작하고 그 특성을 분석해 보았다. 소자 개발을 위해 선행 되어 야 할 과제로 트랜지스터 성능의 향상을 고려하였으며, 이를 위하여 active 형성 과정을 나누어 실험했다. 그 결과, 550 ℃에서 비정질 실리콘을 증착시킨 뒤 장시간 에 걸친 저온 어닐링 공정을 통해 active 물질을 결정화 한 경우 소자의 특성이 향상되는 것을 확인 할 수 있었 다. 또한, O/N/O stack의 두께가 메모리 동작에 미치는 영향을 파악하여 이를 최적화 한 소자를 제작 및 분석 하였다. 제작한 소자는 문턱전압 window가 2.24 V로써 메모리 동작을 잘 하는 것을 확인 할 수 있었다.

제작된 SONOS메모리의 문턱전압을 맞추기 위해서 는 게이트 도핑을 통한 poly depletion 현상 억제가 필 요하다. 다음으로, 추가적으로 전자의 back tunneling 현상을 개선하기 위해 p-type 게이트 혹은 high-κ 물 질을 이용한 blocking oxide를 사용하는 방법을 이용할 수 있다. 마지막으로, active의 corner에 전계집중효과 로 인한 hump 특성은 STI 공정을 도입하여 개선 가능 하다.

참 고 문 헌

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7, pp. 043502-1-043052-3, Jul. 2011.

저 자 소 개 김 상 완(학생회원)-제 1저자

2006년 서울대학교 전기공학부 공학사.

2008년 서울대학교 전기·컴퓨터 공학부 공학석사.

2008년∼현재 서울대학교 전기·

컴퓨터공학부 박사과정.

<주관심분야 : 나노스케일 CMOS 소자, 터널링 전계효과 트랜지스터, 비휘발성 메모리>

서 창 수(정회원)

1998년 중앙대학교 물리학과 학사.

2000년 서울대학교 물리학과 이학석사.

2000년∼2008년 삼성SDI AMOLED 개발.

2008년∼현재 서울대학교 ISRC 기술개발실 실장.

<주관심분야 : 실리콘 CMOS 및 MEMS 소자, 반도체 Thin film process개발 >

박 유 경(정회원)

2004년 서울산업대학교 공학사.

2006년 한양대학교 공학대학원 공학석사.

2006년∼현재 서울대학교 ISRC 기술개발실 조교.

<주관심분야 : 반도체 Thinfilm Process개발, CMOS 및 MEMS 소자>

지 상 엽(정회원)

2006년 세종대학교 정보통신 공학과 공학사.

2008년 세종대학교 전자공학과 공학석사.

2008년∼현재 서울대학교 ISRC 기술개발실 조교.

<주관심분야 : CIS(CMOS Image Sensor)>

김 윤 빈(정회원)

2005년 성균관대학교 재료공학부 공학사.

2005년∼2010년 동부하이텍 Thin film팀 CVD 선임 엔지니 어.

2010년∼현재 서울대학교 ISRC 기술개발실 조교.

<주관심분야 : 반도체 Thinfilm Process개발, CMOS 및 MEMS 소자>

정 숙 진(정회원)

2006년 경기대학교 신소재공학과 공학사.

2008년 성균관대학교

신소재공학과 공학석사.

2009년～2011년 ㈜싸이노스 선행 연구팀.

2011년~현재 서울대학교 반도체공동연구소 기술 개발팀.

<주관심분야 : 반도체 Thinfilm Process개발, CMOS 및 MEMS 소자>

정 민 규(학생회원)

2006년 경북대학교 전기공학부 공학사.

2008년 경북대학교 전기·컴퓨터 공학부 공학석사.

2009년∼현재 서울대학교 전기·

컴퓨터공학부 박사과정.

<주관심분야 : NAND 플래시 메모리>

저 자 소 개 신 형 철(평생회원)

1985년 서울대학교 전자공학과 공학사

1987년 서울대학교 전자공학과 공학석사.

1993년 California Berkely 전기 공학 공학박사.

1994년∼1996년 Motorola Laboratories.

1996년∼2001년 KAIST 전기·전자공학부 교수.

2001년∼2002년 Berkana Wireless 연구교수.

2003년∼현재 서울대학교 전기·컴퓨터공학부 교수.

2010년 삼성 반도체 자문교수.

2012년∼현재 서울대학교 반도체공동연구소 소장.

<주관심분야 : NAND 플래시 메모리, DRAM, 나 노스케일 CMOS소자, CMOS RF, 디스플레이소 자 모델링>

이 종 호(평생회원)

1987년 경북대학교 전자공학과 공 학사.

1989년 서울대학교 전자공학과 공 학석사.

1993년 서울대학교 전자공학과 공 학박사.

1994년∼1996년 한국전자통신연구원 초빙연구원.

1999년 Massachusetts Institute of Technology EECS Post-doctor

1994년∼2002년 원광대학교 전기전자·정보공학부 부교수.

2002년∼2009년 경북대학교 전자전기·컴퓨터공학 부 정교수.

2009년∼현재 서울대학교 전기·컴퓨터공학부 교수.

2001년∼현재 한국전기학회 영문논문지 반도체부 분 편집위원.

2002년∼현재 한국물리학회 반도체소자부분 편집 위원.

<주관심분야 : 나노스케일 CMOS 소자, 터널링 전계효과 트랜지스터, 비휘발성 메모리, 바이오센 서, 신경모방소자>

박 병 국(평생회원)

1982년 서울대학교 전자공학과 공 학사.

1984년 서울대학교 전자공학과 공 학석사.

1990년 Stanford University 전기 공학 공학박사.

1990년∼1993년 AT&T Bell Laboratories.

1993년∼1994년 Texas Instruments.

1994년∼현재 서울대학교 전기·컴퓨터공학부 교수.

2008년∼2010년 서울대학교 반도체공동연구소 소장.

2010년∼2011년 Stanford University 방문교수.

2012년∼현재 대한전자공학회 부회장.

<주관심분야 : 나노스케일 CMOS 소자, 터널링 전계효과 트랜지스터, 비휘발성 메모리, 신경모방 소자, LED>

황 철 성(정회원)-교신저자 1987년 서울대학교 무기재료공학

과 공학사.

1989년 서울대학교 무기재료공학 과 공학석사.

1993년 서울대학교 무기재료공학 과 공학박사.

1993년∼1994년 NIST, Post-Doctoral Research Fellow.

1994년∼1997년 삼성전자 R&D Center.

1998년∼현재 서울대학교 재료공학부 교수.

2012년∼현재 Scientific Reports, Associate Editor.

<주관심분야 : 유전막 및 공정 집적, MOSFET을 위한 high-k 게이트 산화막, 강유전체 박막과 이 를 이용한 소자, 저항변화 메모리, MIM과 MIS capacitor를 위한 유전막 연구>