Design of Defect Diagnosis Platform based on CAN Network for Reliability Improvement of Vehicle SoC

논문 2015-52-10-6

차량용 SoC의 신뢰성 향상을 위한 CAN 통신 기반의 고장진단 플랫폼 설계

( Design of Defect Diagnosis Platform based on CAN Network for Reliability Improvement of Vehicle SoC )

황 도 연^*, 김 두 영^*, 박 성 주^***

( Doyeon Hwang, Dooyoung Kim, and Sungju Park

)

요 약

전자 산업의 발달과 함께 많은 전자 제어 장치가 차량 내부에 탑재됨에 따라 차량의 기능을 검증하는 것은 더더욱 어려워 지고 있다. 차량의 기능 오작동은 인명손실의 우려가 있기 때문에 차량에 있어서 신뢰성은 무엇보다 중요하게 고려되어야 한 다. 본 논문에서는 차량의 신뢰성 향상을 위한 CAN 통신 기반의 고장 진단 플랫폼을 제안한다. 양산 이후에도 독립적인 테스 트 경로를 통한 구조적 테스트를 실시함으로써 차량의 신뢰성은 크게 증가할 것이다. 또한, 별도의 테스트 핀이 필요하지 않기 때문에 테스트 비용을 절감할 수 있다.

Abstract

To verify the function of vehicle is becoming more and more difficult because many electronic control units have been embedded in vehicle with development of electronics industry. The reliability of vehicle should be considered above all important because malfunction of vehicle can cause damage of human life. In this paper, defect diagnosis platform based on CAN network is proposed to improve the reliability of vehicle. Reliability of vehicle is significantly increased by adopting the structural test via dedicated test path after manufacturing. Besides, the test cost is reduced because additional test pins are not required.

Keywords : CAN Network, Test Access Mechanism, Structural Test, Test of Vehicular SoC

* 학생회원, ^** 평생회원, 한양대학교 컴퓨터공학과 (Department of Computer Science & Engineering, Hanyang University)

ⓒ Corresponding Author(E-mail: [email protected])

※ 본 연구는 산업통상자원부 및 한국산업기술평가관 리원의 산업융합원천기술개발사업(정보통신)의 일환 으로 수행하였음. [10045313, 차량용 SoC의 고신뢰 성 확보를 위한 시스템 수준의 오류 검출 기술 및 국제 표준 개발]

Received ; March 8, 2015 Revised ; August 6, 2015 Accepted ; October 1, 2015

Ⅰ. 서 론

기계 중심의 시스템이었던 과거의 차량은 전자 산업 의 발전에 힘입어 많은 수의 반도체 회로가 차량 내부 에 탑재되었으며 이에 따라 기능의 획기적인 향상이 이 루어졌다. 아울러 늘어나는 소비자의 다양한 요구를 충 족시키기 위해 차량의 전자화는 점점 빠르게 진행되고 있으며, 차량의 인공지능화로 인해 더욱 복잡한 전장 시스템이 요구되고 있다.^[1] 이러한 추세에 따라 결함이

그림 1. 표준 CAN 2.0(A) 메시지 프레임 Fig. 1. Standard CAN 2.0(A) message frame.

발생하는 원인이 기계 부분에서 고도화 되어가는 전자 시스템으로 옮겨가는 실정이다. 따라서 ECU(Electronic Control Unit)의 제조불량 및 노화에 따른 차량 기능의 오작동으로 인한 예측 불가능한 사고의 위험성은 증가 하고 있으며, 이러한 사고는 인명손실의 우려가 있기 때문에 차량의 신뢰성과 안전성은 무엇보다 중요하게 고려되어야 한다.

하지만 복잡화 및 고도화가 진행됨에 따라 ECU가 요구되는 기능 및 성능을 제대로 수행할 수 있는지 검 증하고 보장하는 것은 점점 어려워지고 있다. 따라서 포괄적인 안전성을 보장하며 ECU의 오작동으로 인한 사고 및 인명손실을 최소화하기 위해서는 개발 초기부 터 개발, 유지 보수 및 폐기에 이르기까지 체계적인 위 험 분석과 안전성 보장 방안 개발 및 검증을 거쳐야 한 다.^[2] 이를 위해 ISO 26262 표준이 제정되었으며, 이것 은 모든 차량용 전기/전자 안전 관련 시스템의 제품 수 명 전 주기에 걸쳐 적용 가능한 기능 안전 국제 규격이 다.^[3] 제정된 ISO 26262 표준에 부합하기 위하여 업계 에서는 발생할 수 있는 여러 가지 상황을 고려하여 다 양한 환경에서도 차량이 요구하는 동작을 수행할 수 있 는지를 검증하고 있다. 이러한 검증 절차는 차량이 양 산되기 이전에 이루어지기 때문에 차량이 출고된 이후 에 발생하는 ECU의 구조적 결함으로 인한 기능 오작동 을 예방하는 데는 한계가 있다. 따라서 칩의 제조불량 뿐만 아니라, 특정 시점에서 칩의 노화에 따른 오류를 검출 또는 방지하기 위한 테스트 기술이 필요하다.

본 논문에서는 차량 통신 중 가장 보편적으로 사용되 는 CAN(Controller Area Network) 통신을 이용하여 양산 이후에도 실시간으로 자가진단 테스트가 가능한 구조를 제안한다. 독립적인 테스트 경로를 통한 구조적 테스트를 실시함으로써 정상 기능동작에 영향을 미치지 않고 테스트를 수행할 수 있으며, 이를 통해 차량의 지 속적인 신뢰성을 기대할 수 있다.

본 논문의 구성은 다음과 같다. 본 논문의 이해를 돕 기 위해 본론의 Ⅰ장에서는 CAN 통신에 대해 설명하 고, Ⅱ장에서는 구조적 테스트 기술에 대해 설명한다.

Ⅲ장에서는 본 논문에서 제안하는 CAN 기반의 구조적 테스트 플랫폼 구조를 설명한다. 이어 Ⅲ장에서는 테스 트 대상 회로에 대한 시뮬레이션을 통해 제안하는 테스 트 플랫폼을 검증하고, 마지막으로 Ⅳ장에서는 결과를 도출한다.

Ⅱ. 본 론

1. CAN(Controller Area Network)

CAN 통신은 1985년 차량 내부 전자장치 간에 통신 을 위해 BOSCH사가 개발한 차량용 통신으로, 1993년 에 ISO에서 국제 표준 규격(ISO11898)으로 제정되었 다.^[4∼5]

비동기식 시리얼 통신 방식을 이용하는 CAN은 differential 통신을 하기 때문에 전기적인 노이즈에 매 우 강하며, 오류 제한(Error Confinement)과 오류 탐색 (Error Detection) 기능을 이용하여 메시지 송수신 시에 발생하는 오류를 최소화하기 때문에 높은 신뢰성을 가 지고 있다. 주소가 아닌 메시지의 내용에 따라 ID(Identifier, 식별자)를 부여하는 내용기반 주소 지정 방식(content-based addressing)의 프로토콜로써 ID 자 체에 메시지의 내용과 우선순위가 포함된다. 즉, 모든 수신 노드들은 ID에 따라 메시지를 구별하고 자신에게 부여된 ID와 관련이 없으면 이를 무시한다. 또한, 각 노 드는 메시지 전송을 시도하기 전에 버스를 감시하며 2 개의 노드가 동시에 전송을 시작하는 경우에 비트 와이 즈 중재(Bit-wise Arbitration)를 통해 우성 비트 상태 (로직 ‘0’)는 항상 열성 비트 상태(로직 ‘1’)보다 중재 과 정에서 우선된다. 최대 속도는 1MBit/sec로 비교적 빠 른 데이터 전송 속도를 자랑하며 2-wire 시스템으로 구

성된다.^[6∼9]

CAN 통신 표준에서 사용되고 있는 메시지 프레임은 그림 1과 같이 7가지의 필드로 구성되며 한 프레임을 기준으로 최대로 전송할 수 있는 데이터는 8바이트이 다. SOF와 EOF는 각각 프레임의 시작과 끝을 의미하 며 arbitration field는 각 노드의 우선권을 결정하는 priority ID를 부여한다. ID는 11비트의 standard형과 29비트의 extended형이 있으며 각각 CAN 2.0(A)와 CAN 2.0(B)로 분류된다. 6비트의 control field는 2비트 의 reserved bit와 데이터의 길이 정보를 가지고 있는 4 비트의 DLC(Data Length Code)로 구성된다. Reserved bit는 프레임의 추가 확장에 따른 여분으로 사용하기 위한 비트로써 R1비트는 이미 CAN 2.0(A)와 CAN 2.0(B)를 구분하기 위한 비트로 사용 되고 있다.^{[1, 4]} 따 라서 아직 사용되고 있지 않은 R0비트는 항상 ‘0’의 값 을 가진다. Data field는 0∼8바이트까지의 전송하고자 하는 데이터를 저장하고 있으며, crc field는 15비트의 CRC와 1비트의 딜리미터로 구성되어 메시지의 에러 유 무를 검사하는데 사용된다. 마지막 ACK(Acknowledge) field는 메시지 수신의 성공 여부를 나타내며 1비트의 ACK 슬롯과 1비트의 ACK 딜리미터로 구성된다.^[6∼7]

CAN 통신은 안정성과 장점이 입증되면서 차량뿐만 아니라 다양한 통신 산업 분야에서 사용되는 통신으로 자리매김하였다.^[5]

2. 구조적 테스트 기술

가. IEEE 1149.1(JTAG)

IEEE 1149.1은 보드 수준에서 테스트 패턴 인가 및 결과 관측을 위한 테스트 표준이다^[10]. IEEE 1149.1은 그림 2와 같이 TAP(Test Access Port), TDR(Test Data Register), IR(Instruction Register), 그리고 TAP Controller로 이루어져있다. TAP은 테스트 시에 요구되 는 핀으로써 TCK(Test Clock), TMS(Test Mode Select), TDI(Test Data Input), TDO(Test Data Output), TRST*(Test Reset) 포트로 구성되어 있으며 외부와 연결되어 있다. TCK는 테스트를 수행할 때 사 용하는 클럭이고 TMS는 TAP controller의 상태 천이 를 제어하는 신호이다. TDI는 테스트 패턴 인가를 위한 것이며 TDO는 테스트 결과 관측을 위한 것이다.

TRST*는 선택 사항으로써 IEEE 1149.1의 상태를 초기

그림 2. IEEE 1149.1 하드웨어 구조 Fig. 2. IEEE 1149.1 hardware architecture.

화하는데 사용한다. TDR은 경계스캔 레지스터 (Boundary Scan Register) 이외에도 한 클럭 만에 데이 터가 칩을 통과하게 하는 bypass register 등이 있으며 사용자가 추가하여 특수한 용도로 사용할 수 있다. IR 은 TDI를 통해 인가되는 instruction을 저장하며, instruction 해독 과정을 통해 해당되는 TDR이 선택됨 으로써 TDI에서 TDO 사이의 경로가 결정된다. TAP controller는 16개의 상태를 가진 유한상태기로, 각각의 상태에 따라 레지스터들을 제어하는 신호를 출력한다.

TCK의 상승에지에 동기화되어 TMS 값에 따라 상태 가 천이되며 TMS를 ‘1’로 5번 인가하여 TAP controller의 상태를 초기화시킬 수 있다.

나. Scan Test

Scan test는 SoC 테스트 시에 가장 중요하게 고려되 는 요소인 controllability, observability 및 predictability를 향상시킴으로써 테스트의 복잡도를 줄 여주며 디자인의 무결성을 높일 수 있는 구조적 테스트

0

1 Data in

Scan in SE

D Q

FF Clock

Q/Scan out Scan FF

그림 3. 입력 제어가 가능한 스캔 셀 Fig. 3. Scan cell for input control.

의 대표적인 기술 중 하나이다.^[11]

스캔 패턴의 제어 및 관측을 위해서는 그림 3과 같이 SE(Scan Enable) 신호를 이용하여 입력의 자유로운 제 어가 가능한 스캔 셀이 필요하다. 스캔 체인은 이러한 스캔 셀이 하나의 체인으로 여러 개 연결되어 있는 형 태이며, SE 신호를 공유함으로써 다수의 스캔 셀에 대 한 테스트 및 정상 동작 모드의 자유로운 변경이 가능 하다.

스캔 체인의 길이는 테스트 시간과 직접적으로 비례 하기 때문에 테스트 시간을 줄이기 위해서는 스캔 체인 의 길이를 최소화하는 것이 중요하다. 따라서 단일 스 캔 체인보다는 스캔 셀들을 다수의 스캔 체인으로 연결 하는 다중 스캔 체인(multiple scan chain)이 사용 되고 있다. 그림 4는 테스트 대상 SoC에 다수의 스캔 체인이 삽입된 구조를 개념적으로 보여주고 있다. SoC 내부의 스캔 체인의 개수를 n이라고 정의하고, n번째 스캔 체 인을 _이라고 할 때, 스캔 체인의 집합은

       _이라고 할 수 있다. 각 스캔 체인의 입력인 _을 통해 쉬프트 동작을 이용하여 테 스트 패턴의 인가가 이루어지며, 패턴 삽입이 완료되면 SoC의 PI(Primary Input)으로부터 입력되는 패턴과의 조합을 통해 테스트가 수행된다. 테스트 결과는 캡쳐 동작을 통해 플립-플랍에 저장되며 이후 쉬프트 동작을 이용하여 SO(Scan Out)으로 결과를 출력한다.

이러한 과정을 통해 출력된 결과와 예상되는 결과와 의 비교를 통해 제조불량에 따른 SoC의 결함 유무를 판단할 수 있다. 다수의 테스트 패턴에 대해서는 위의 과정을 연속적으로 반복하면서 그 목적을 달성할 수 있

S1

Sn S2 SI1

SI2

SIn

SO1

SO2

SOn

PI1 SoC

PI2

PIn

PO1 PO2

POn Scan chain

Scan chain

Scan chain

그림 4. 다수의 스캔 체인으로 구성된 SoC Fig. 4. SoC with multiple scan chain.

으며, 이 경우에는 scan in과 scan out을 한 사이클의 쉬프트 동작으로 동시에 수행함으로써 테스트의 효율성 을 높일 수 있다.

다. MBIST(Memory Built-In-Self-Test)

전체 SoC에서 내장 메모리의 비중이 트랜지스터 수 의 80∼90%를 차지할 정도로 증가하면서 내장 메모리 에 대한 테스트의 중요성이 점점 높아지고 있다. 현재 내장 메모리를 테스트하기 위해 가장 많이 사용되는 방 법은 MBIST(Memory Built-In-Self-Test) 기법이다.^[12]

MBIST 기법은 test vector generator와 result checker 가 로직으로 내장되어 있어서 외부의 동작 없이 각 모 듈 별로 자체적인 테스트가 수행되므로 전체 시스템의 테스트 복잡도가 크게 줄어든다. 또한, 고가의 외부 테 스트 장비를 사용하지 않고도 빠른 시간에 테스트를 수 행할 수 있다는 장점을 가진다.

그림 5는 일반적인 MBIST의 구조를 보여준다.

CONTROL 모듈은 테스트 진행 중에 각 모듈의 동작을 제어하는 회로이다. 테스트의 시작과 종료를 판단하고 테스트가 진행되는 동안 각 모듈에 적절한 제어 신호를 생성하여 MBIST 동작 시에 각각의 기능을 원활하게 작동시킨다. AG 모듈은 테스트 데이터가 적용될 메모 리 주소를 생성하는 모듈이며 DG 모듈은 테스트 패턴 을 자동으로 생성하는 역할을 한다. DC 모듈은 테스트 수행 결과와 예상되는 결과의 비교 분석을 수행하며 이 를 통해 오류여부 및 고장위치에 대한 정보를 얻을 수 있다.

메모리에서 발생할 수 있는 고장 모델(Fault Model) 은 표 1과 같다. 이를 검출하기 위해 MBIST는 테스트

그림 5. MBIST 하드웨어 구조 Fig. 5. MBIST hardware architecture.

Stuck-at- Fault(SAF)

메모리 셀이 논리적으로 0 또는 1로 고정.

Transition Fault (TF)

메모리 셀에서 0->1 또는 1->0 천이 가 불가능.

Address Decoder Fault (ADF)

어떤 주소로 access되는 메모리 셀이 하나도 없거나 access할 수 있는 주소 가 없는 경우 또는 어떤 주소로 여러 개의 셀이 access되거나 어떤 셀이 여 러 주소로 access 되는 경우.

Coupling Fault (CF)

하나의 메모리 셀에 쓰기를 할 때 다른 셀의 내용이 바뀌는 경우.

표 1. 메모리 고장 모델

Table 1. Memory Fault Model.

그림 6. March-C 알고리즘 Fig. 6. March-C algorithm.

주소 집합 내에서 0과 1 값의 read/write 동작을 반복하 면서 패턴을 인가하며, 특정한 알고리즘을 기반으로 테 스트가 시행된다. 일반적으로 고장 검출을 위한 알고리 즘으로는 March 테스트 알고리즘(MATS+, March C, March A 등)이 주로 사용된다.^[13] 그림 6과 같이 march 알고리즘은 특정한 주소 순서(sequence)에 따라

‘0’과 ‘1’의 고정된 데이터를 가지고, 한 번 혹은 그 이상 의 read/write 동작으로 이루어진 여러 개의 march element로 구성된다. March 알고리즘의 주소는 순방향 (⇑ ) 혹은 역방향(⇓)으로 생성되며 각각의 메모리 셀 에 대한 march element의 모든 동작은 주소가 다음 셀 로 바뀌기 이전에, 즉 같은 메모리 셀에서 처리된다.

3. 제안하는 구조

가. 독립적인 테스트 경로의 확보

차량의 정상적인 동작에 영향을 미치지 않고 각 모듈 을 테스트하기 위해서는 정상 경로 이외에 별도로 테스 트를 위한 경로가 필요하다. 독립적인 테스트 경로의 확보를 위해 soft IP로 제공되는 CAN controller 내부 신호 및 버퍼를 재사용하였으며, 수신한 패턴을 테스트 대상에게 전달하기 위해 패턴의 변환 및 인가 역할을

그림 7. 독립적인 테스트 경로를 위한 구조 Fig. 7. Architecture for dedicated test path.

하는 CTI(CAN Test Interface)를 설계하여 controller 내부에 추가하였다. 상기의 기능을 위한 구조는 그림 7 과 같다. 테스트 및 정상 동작 모드의 구분을 위해서는 추후의 기능 확장에 사용하기 위한 reserved bit가 사용 되었다.^[1] 본 논문에서는 수신되는 R0의 값이 ‘1’이면 테스트 모드, ‘0’이면 정상 동작 모드로 판단한다. R0 값 에 따라 하나의 경로만 활성화함으로써 효과적으로 기 능 로직과 테스트 로직을 분리할 수 있다.

CAN controller는 자신에게 수신된 메시지의 허용 여부를 판단하기 위해 ID 및 오류 검사를 실시하며 검 사 결과에 따라 메시지를 버퍼에 저장하거나 혹은 폐기 처리 한다. 메시지 허용 조건을 만족하는 한 프레임의 수신이 완료되면 임시 버퍼에 저장되어 있는 데이터는 R0의 비트 값에 따라 데이터 또는 테스트 패턴으로 구 분이 된다. 테스트 패턴일 경우에는 4비트 단위로 CTI 에 전달되며, CTI는 수신한 4비트의 패턴을 TAP 신호 로 변환하여 하위 TAP controller에게 전달함으로써 테 스트를 실시한다.

본 구조를 사용하면 CAN controller 내부를 재사용 하기 때문에 면적 오버헤드 측면에서 부담이 없으며 기 능 및 테스트 모드의 확실한 분리가 가능해 진다.

나. 구조적 테스트를 위한 IEEE 1149.1 구조 CTI로부터 인가받은 TAP 신호를 통해 CAN 노드 내부를 테스트하기 위한 구조는 그림 8과 같다.^[14] 본 플랫폼은 구조적 테스트를 위해 scan test와 MBIST를

그림 9. CAN Controller Fig. 9. CAN Controller.

그림 8. 구조적 테스트를 위한 IEEE 1149.1 구조 Fig. 8. IEEE 1149.1 architecture for structural test.

이용하였으며, scan test와 MBIST는 IEEE 1149.1의 필 수 기능이 아니기 때문에 추가적인 instruction이 필요 하다. 따라서 본 논문에서는 scan instruction으로

‘1110’, MBIST instruction으로 ‘1111’을 사용하였다.

Instruction register에 저장되어 있는 instruction은 decoder에 의해 해독 과정을 거치게 되며, 판독 결과에 따라 wrapper는 해당하는 테스트 회로를 활성화하기 위한 신호를 발생한다.

MBIST의 경우 테스트가 수행되기 전에 TAP controller의 상태는 Run-Test/Idle로 이동되어야 하며 march C 알고리즘이 적용되어 테스트가 수행된다. 또 한, AG module로 인가되는 upper 신호를 통해 주소 순 서가 순방향인지 역방향인지 알 수 있으며 DC module

의 비교 동작을 통해 최종 오류 여부가 판별된다.

Scan test의 경우 TAP controller의 상태가 Shift-DR 일 때 테스트 패턴의 쉬프트 동작이 이루어 지며, Capture-DR 상태에서 테스트 결과가 각 플립-플 랍에 저장된다.

Ⅲ. 실 험

제안한 플랫폼의 검증을 위해 CAN 통신 기반의 구 조적 테스트 회로를 설계하였다. 설계 언어로는 verilog HDL이 사용되었으며, 시뮬레이션 검증을 위해 Mentor Graphics 사의 Modelsim 10.1b를 이용하였다.

그림 9는 메시지 수신 시의 CAN controller 동작을 보여준다. CAN 버스로부터 메시지 수신이 시작되면 controller는 sampling과 bit counting 동작을 통해 해당 field의 데이터를 수신하며, 데이터의 오류 여부를 확인 하기 위해 매 비트마다 오류 검사를 실시한다. 각 field 에 속해있는 데이터는 별도로 분류되어 서로 다른 버퍼 에 저장되며, 그림 9와 같이 data field에 담겨있는 데이 터는 tmp_fifo에 저장된다.

데이터 오류 및 ID 검사를 통과한 메시지의 수신이 완료되면, reserved bit에 따른 데이터의 처리 동작이 수행된다. 상기의 동작은 그림 10과 같다. 한 프레임 전 송의 완료를 의미하는 rx_inter 신호가 ‘1’이 될 때, R0 의 값이 ‘1’이므로 저장되어 있는 데이터는 테스트 패턴 임을 의미한다. 테스트가 수행됨에 따라 test_en 신호는 enable되며 tmp_fifo에 저장되어 있던 테스트 패턴은 4 비트씩 CTI에 전송됨을 알 수 있다. 그림 10을 통해 테 스트 모드 진입 시, CAN controller의 기능동작에 아무 런 영향을 미치지 않는 독립적인 테스트 경로가 확보되

그림 10. Reserved bit에 따른 테스트 모드 진입 Fig. 10. Entrance test mode according to reserved bit.

그림 11. CTI의 테스트 패턴 변환 Fig. 11. Test pattern conversion by CTI.

그림 12. MBIST Instruction 인가 및 로직 활성화 Fig. 12. Shift MBIST instruction and logic enable.

는 것을 알 수 있다.

그림 11은 CTI의 테스트 패턴 변환 동작을 보여준다.

test_en 신호가 ‘1’이 됨에 따라 CTI는 인가받은 4비트 의 테스트 패턴을 각각 TCK, TMS, TDI, TRST로 변 환하여 IEEE 1149.1에 전달한다. CTI의 패턴 변환 동작 을 통해 구조적 테스트를 수행함에 있어 필수적인 요소 인 테스트 핀이 필요하지 않는다는 것을 알 수 있다.

그림 12는 CTI를 통해 MBIST instruction이 인가되 고 decoder와 wrapper에 의해 MBIST 로직이 활성화되 는 부분을 보여준다. Shift-IR 상태(state = ‘1010’)에서 쉬프트 동작을 통해 instruction이 인가되며 Update-IR 상태(state = ‘1101’)에서 수신한 값을 IR에 저장한다. 이 후 decoder에 의한 instruction 해독 과정을 거쳐 IR_runbist 신호가 ‘1’이 되고 wrapper의 bist_en 신호가 활성화됨에 따라 MBIST 동작을 수행할 수 있다.

MBIST를 수행하기 위해서는 Run-Test/Idle(state =

그림 13. 고장 진단을 위한 MBIST Fig. 13. MBIST for defect diagnosis.

그림 14. Scan Instruction 인가 및 로직 활성화 Fig. 14. Shift scan instruction and logic enable.

그림 15. 고장 진단을 위한 Scan Test Fig. 15. Scan test for defect diagnosis.

‘1100’)상태가 되어야 하며 모든 조건을 만족하였을 때 비로소 BCLK 클럭이 생성되어 테스트가 실시된다.

그림 13은 march-C 알고리즘이 적용되어 MBIST가 수행되는 것을 보여준다. 테스트가 실시되면 MBIST controller는 적절한 제어신호를 발생하여 각각의 하위 모듈을 동작시키며 이에 따라 하위 모듈은 알맞은 기능 을 수행한다. Address sequence의 방향을 의미하는 upper 신호가 ‘1'이므로 AG module은 주소를 순방향으 로 생성하는 것을 알 수 있다. 한편, 하나의 셀에 대한 오류 여부는 DC module의 match 신호를 통해 파악할 수 있으며, 모든 셀에 대한 비교 동작이 완료되면 bist_ok 신호를 통해 메모리의 고장 유무를 나타낸다.

그림 14는 CTI를 통해 scan instruction이 인가되고

decoder와 wrapper에 의해 scan 로직이 활성화 되는 부분을 보여준다. Scan instruction은 MBIST instruction과 동일한 방식으로 판별되며, IR_Scan과 scan_test 신호가 활성화됨에 따라 scan controller가 동 작한다.

그림 15는 scan test 수행 중 신호의 변화를 보여준 다. 패턴을 테스트 대상으로 인가하기 위해 scan_en 신 호는 ‘1’로 고정되어 있으며, Shift-DR 상태에서 패턴 이 쉬프트 되는 것을 알 수 있다. 쉬프트 되는 테스트 패턴은 Scan_In으로 전달되어 테스트가 수행된다.

Ⅳ. 결 론

본 논문에서는 독립적인 테스트 경로를 통한 구조적 테스트를 이용하여 차량의 기능 오작동을 효과적으로 예방할 수 있는 구조를 제안하였다. 제시한 구조를 이 용하면 차량의 기능동작에 아무런 영향을 미치지 않고 자유로운 테스트 수행이 가능하다. 또한, 기존 차량용 통신 인터페이스를 테스트 인터페이스로 재사용함으로 써 핀 수 절감의 효과를 기대할 수 있으며, 테스트 컨트 롤러를 내부에 장착함으로써 차량 제작 이후에도 고장 진단이 가능하다. 한편, 제안된 방법은 IEEE 1149.1과 높은 호환성을 보인다는 장점이 있다. 따라서 본 논문 에서 이용했던 MBIST와 scan test 이외에도 필요에 따 라 추가적인 확장이 가능하며, 이것은 다양한 DFT(Design For Testability) 기술을 접목시킬 수 있는 발판이 될 것 이다.

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저 자 소 개 황 도 연(학생회원)

2013년 한양대학교 컴퓨터공학과 학사 졸업.

2015년 한양대학교 컴퓨터공학과 석사 졸업.

<주관심분야 : Design-for-Testability, Scan Design, 차량용 반도체 테스트>

김 두 영(학생회원)

2004년 한양대학교 전자컴퓨터 공학부 학사 졸업.

2006년 한양대학교 컴퓨터공학과 석사 졸업.

2006년∼2012년 LG전자 SIC연구 소 연구원.

2012년∼현재 한양대학교 컴퓨터공학과 박사 과정 재학.

<주관심분야 : SoC 설계 및 테스트, Scan Design, Low Power Design, Security>

박 성 주(평생회원)-교신저자 1983년 한양대학교 전자공학과 학사 졸업.

1983년∼1986년 금성사 소프트웨 어 개발 연구원.

1992년 Univ. of Messachusetts 전기/컴퓨터공학과 박사 졸업.

1992년∼1994년 IBM Microelectronics 연구스텝.

1994년∼현재 한양대학교 컴퓨터공학과 정교수.

<주관심분야 : 테스트 합성, Built-In Self Test, Scan Design, ATPG, ASIC 설계, 고속 신호처리 시스템 설계, 그래프 이론>

Wen, “VLSI TEST PRINCIPLES AND ARCHITECTURES DESIGN FOR TESTABILITY”, MorganKaufmann, pp. 567-579, 2006.