산화물 박막트랜지스터 기반 회로 기술
특 집
CERAMIST
1. 서론
In-Ga-Zn-O(IGZO)를 비롯한 금속산화물을 반도체 재
료로 사용한 박막트랜지스터는 기존의 비정질 실리콘 박 막트랜지스터 대비 구동전류가 높고 문턱전압 변화가 작 아서 최근 십 년 사이에 많은 관심을 끌고 있다.
1,2)비록 다결정 실리콘 박막트랜지스터보다는 구동전류가 낮고 문턱전압의 안정성이 부족하지만, 저렴한 제조비용을 바 탕으로 현재 액정디스플레이 (Liquid Crystal Display,
LCD) 및 유기 EL (Organic Light Emission Diode, OLED)디스플레이 제품에 일부 적용되어 판매되고 있다. 산화 물 박막트랜지스터는 추가적으로 구조 및 공정을 단순화 하여 제조비용을 낮추면서 전기적 특성의 안정성을 향상 시킬 여지가 많아서 디스플레이 패널 제조 업체를 중심 으로 집중적인 연구개발이 진행되고 있다.
현재 생산되는 LCD 및 OLED 디스플레이 패널에는 입력신호 배선 수 감소 및 부품비용 절감, 화소 밀도 향 상 등을 위해서 박막트랜지스터를 이용해서 게이트 드라 이버 등의 일부 회로를 유리 기판에 형성하고 있다. 따라 서 산화물 박막트랜지스터를 이용하여 디스플레이 구동 에 필요한 회로를 구성할 필요가 있는데, 산화물 박막트 랜지스터는 P형 트랜지스터로서의 특성이 조악하여
CMOS 회로를 구성할 수 없고, N형 트랜지스터로만 회로를 구성해야 하는 제약 조건이 있다.
3)이와 더불어 산 화물 박막트랜지스터는 Fig. 1과 같이 문턱전압이 음수 인 경우가 종종 발생하여 게이트-소스 간 전압이 0V인
경우에도 상당한 전류가 흐르는 문제가 있다.
4,5)이러한 누설전류는 회로동작의 신뢰성을 저하시키고, 높은 소비 전력의 원인이 된다.
본고에서는 이와 같은 산화물 박막트랜지스터의 특성 을 고려하여 디스플레이 구동용 저전력 게이트 드라이버, 직류전압 변환 회로 (DC-DC converter), 레벨 시프터 등 의 회로를 구성하는 방법에 대해서 소개하고자 한다.
6-8)2. 산화물 박막트랜지스터 기반의 게이트 드라이버 회로
Fig. 2는 공핍모드 산화물 박막트랜지스터에 적합한
게이트 드라이버의 단위회로이다. 이 단위회로가 Fig. 3 과 같이 다수 연결되어 게이트 드라이버가 된다. 본 회로 의 동작을 위해서는 Fig. 3의 타이밍도와 같이 CK, CKB,
산화물 박막트랜지스터 기반 회로 기술
글
_ 박기찬 건국대학교
Fig. 1. IGZO 박막트랜지스터의 전달특성 예시.
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CKL, CKLB 신호를 인가해야 하는데, CK와 CKB의 저
전압이 0 V까지만 내려가는데 반해서 CKL과 CKLB의 저전압은 -10 V까지 내려가는 점이 특징이다. CKL과
CKLB의 저전압은 Fig. 2의 VSS=0 V 및 VSSL=-5 V보다낮아서 회로 내의 트랜지스터를 완벽하게 끌 수 있다.
Fig. 2에서 M1 트랜지스터는 이전 단의 캐리 신호 CR[N-1]을 받는 역할을 한다. CR[N-1]의 고전압이 M1
을 통해서 F 노드로 전달된 이후에 CK가 20 V가 되면
M2는 부트스트래핑 (bootstrapping) 작용을 통해서 출력노드 OUT[N]이 20 V가 되도록 한다. 커패시터 C
B는
M2의 부트스트래핑 작용을 증진시킨다. OUT[N]이 20 V이어야 할 때 F 노드의 전하가 M1을 통해서 새어나가면
M2가 꺼질 우려가 있는데, 본 회로에서는 이 순간에 CKLB가 -10 V이므로 M1의 문턱전압이 0 V보다 낮아도 완벽하게 꺼져서 F 노드의 전하를 보존하게 된다.
M3와 M4는 OUT[N] 전압이 낮아야 할 때 번갈아 켜
져서 OUT[N]이 V
SS와 연결되도록 한다. M4는 PD 노드 의 전압에 의해서 제어되는데, PD 노드는 F 노드 전압이 높을 때만 제외하고 M5와 C
PD에 의해서 CKL의 변동을 따르게 된다. OUT[N] 전압이 높을 때는 F 노드의 전압 이 20V보다 훨씬 높아지기 때문에 M6가 강하게 켜져서
M5가 켜지더라도 PD 노드의 전압을 VSS
가까이 낮추게
된다. 따라서 OUT[N] 전압이 높을 때에는 M4가 켜지지 않게 된다. 이때, M7이 켜져 있고 M8는 꺼져 있으므로
CR[N]도 높은 전압이 되어 다음 단에 캐리 신호를 전달한다. 이어서 CK 전압이 낮아지면서 F 노드의 전압은 20
V이하로 낮아지고, 남아있는 전하는 M1과 이전 단의
M7, M4를 통해서 VSS로 방전된다. 이후로 CKLB가 낮아지면 CIN의 커플링 효과에 의해서 F 노드의 전압은 0
V 이하로 낮아져서 M2를 음의 게이트-소스 간 전압으로끄게 된다.
본 회로에서 M1 ~ M8 트랜지스터의 채널 길이는 공 통적으로 10 ㎛, 채널 폭은 각각 100 ㎛, 180 ㎛, 50 ㎛, 40
㎛, 30 ㎛, 80 ㎛, 80 ㎛, 50 ㎛으로 두고, C
IN, CB, CPD는 각각 0.3 pF, 4 pF, 0.5 pF으로 설정하여 스파이스 시뮬 레이션을 수행한 결과를 Fig. 4에 나타냈다. 본 회로는
M1과 M2 트랜지스터가 음의 게이트-소스 간 전압으로Fig. 2.
공핍모드 산화물 박막트랜지스터에 적합한 게이트 드라이버의
단위 회로.
Fig. 4.
산화물 박막트랜지스터의 문턱전압에 따른 게이트 드라이버의
동작 특성 스파이스 시뮬레이션 결과
. Fig. 3. Fig. 2의 게이트 드라이버 블록도 및 구동 타이밍도.CERAMIST
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꺼지기 때문에 문턱전압이 -5 V인 경우에도 정상적으로 출력 펄스가 순차적으로 생성되는 것을 Fig. 4에서 확인 할 수 있다. Fig. 5는 IGZO 박막트랜지스터를 이용하여 본 게이트 드라이버 회로를 실제로 제작하여 출력 전압 파형을 측정한 것이다. 10 단으로 구성된 게이트 드라이 버 회로의 첫 번째, 두 번째, 아홉 번째, 열 번째 단 출력 을 표시하였다. 제작된 IGZO 박막트랜지스터의 문턱전 압이 -3 V 가량이었는데, 게이트 드라이버가 정상적으로 빠르게 동작하였다. 제작한 회로의 현미경 사진도 Fig. 5 에 포함시켜서 나타냈다.
이와 같이 주요 트랜지스터에 음의 게이트-소스 간 전 압을 인가해서 끄는 게이트 드라이버 회로는 김빈 등에 의해서 이미 보고된 바가 있다.
9,10)그러나 이러한 회로 내의 일부 트랜지스터는 0 V의 게이트-소스 간 전압으로 꺼지기 때문에 N형 트랜지스터의 문턱전압이 음수인 공 핍 모드 특성이 나타나면 다량의 전류가 흐르게 된다. 트 랜지스터 수가 적을 때는 이러한 전류는 큰 문제가 되지 않지만, 게이트 드라이버와 같이 10여개의 트랜지스터로 구성된 단위회로가 천 개 가까이 연결되는 경우, 소비전 력이 매우 높아지는 문제가 있다. 본 게이트 드라이버에 서는 트랜지스터가 공핍모드 특성을 갖더라도 전류가 흐르지 않도록 설계하여 소비 전력 증가를 억제하고자 하였다.
게이트 드라이버는 디스플레이 해상도에 따라서 다르 지만, 일반적으로 단위회로가 천여 개 반복해서 배치되 어 구성된다. 이 중에서 한두 단의 출력만 전압이 높고 나머지 천여 개 단의 출력은 전압이 낮게 유지된다. 따라
서 출력 전압이 낮은 경우에 누설전류가 흐르는 트랜지 스터가 각 단에 있으면 동일한 상황에 처한 수백 개의 트 랜지스터에 누설전류가 흐르게 되므로 소비 전력이 심각 하게 높아진다. 즉, 단위회로의 출력 전압이 낮은 경우에 누설전류가 흐르는 트랜지스터가 없도록 설계하는 것이 효과적이다.
본 회로에서는 OUT[N]이 0 V일 때, M1, M3, M4 트 랜지스터의 드레인-소스 간 전압은 0 V이므로 누설전류 가 흐르지 않고, M7과 M8 트랜지스터는 드레인-소스 간 전압이 강하게 인가되지만, -10 V의 게이트 전압으로 번 갈아 꺼지기 때문에 공핍모드 트랜지스터 특성에 대해서 누설전류 증가를 억제한다. 한편, CK와 CLK이 20 V일 때 M2 및 M5, M6을 통해서 전류가 흐를 우려가 있는 데, F 노드의 전압은 CKLB가 낮아지는 영향으로 0 V 아래로 내려가므로 M2와 M6도 음의 게이트-소스 간 전 압을 꺼지게 되어 누설전류 증가를 방지한다.
본 게이트 드라이버 회로를 480 단으로 구성하여 이전 의 회로와 소비 전력을 비교하였다. Fig. 6에 나타낸 바 와 같이 이전의 회로는 트랜지스터의 문턱전압이 음의 값을 가짐에 따라서 0 V의 게이트-소스 간 전압으로 꺼 진 트랜지스터를 통해서 다량의 전류가 흘러서 소비 전 력이 감당하기 불가능한 수준으로 높아지는 반면에, 본 회로는 출력 전압이 0 V인 각 단위회로의 누설전류 증가 를 억제하여 전체 소비 전력은 대여섯 배로 증가하는데 그치는 획기적인 개선을 이루었다.
Fig. 5.
제작한 게이트 드라이버의 회로 사진 및 출력신호 측정 결과
.Fig. 6.
산화물 박막트랜지스터 게이트 드라이버의 소비전력 스파이스
시뮬레이션 결과.
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3. 산화물 박막트랜지스터 기반의 직류전압 변환 회로
디스플레이 패널의 외부에서 공급되는 직류 전원 전압 은 내장된 게이트 드라이버 회로에 필요한 전원 전압보 다 낮은 경우가 많기 때문에 높은 전압의 직류 전원을 생 성하기 위한 직류 전압 변환 회로가 필요하다. 직류 전원 변환 회로는 실리콘 집적 회로로 제작하는 경우가 많지 만, 소비전류가 작은 경우에는 유리기판 상에 박막트랜 지스터로 구성하는 경우도 있다. 기존의 실리콘 박막트 랜지스터를 이용하여 구성하는 직류전압 변환 회로는 트 랜지스터를 끌 때 0 V의 게이트-소스 간 전압을 인가하 는 방식이므로 문턱 전압이 음의 값을 갖는 공핍 모드 산 화물 박막트랜지스터에는 적합하지 않다.
Fig. 7은 공핍모드 산화물 박막트랜지스터에 대해서도
효율적으로 동작하는 직류전압 변환기의 회로도이다. 9V 및 3 V의 전압을 이용해서 최대 18 V의 직류전원을 생 성한다. 본 회로는 검정색으로 표시한 MPC (Main
Pumping Circuit)와 붉은색으로 표시한 SCSG (Switch Control Signal Generator)로 구성된다. MPC 내의 커패시터 C1~C6과 CK_0/3, CK_3/0의 작용에 의해서 MPC 내부 노드의 전압은 순차적으로 3 V씩 상승하여 M1~M8 트랜지스터를 통해서 출력단자 방향으로 전달된다. SCSG 는 9 V의 전압변동폭을 갖는 CK_0/9와 CK_9/0을 이용 해서 M1~M8을 -3 V의 게이트-소스 간 전압으로 끄고,
3 V의 게이트-소스 간 전압으로 켜는 제어 신호를 생성
한다. 따라서 MPC의 스위치 트랜지스터 M1~M8은 공 핍모드 특성을 갖더라도 완벽하게 꺼지게 된다.
M3 트랜지스터를 예로 들어 설명하자면, Fig. 8과 같이 CK_3/0이 0 V일 때 n12_9 노드의 전압은 9 V가 되고, n15_6 노드의 전압은 6 V이므로 M3는 -3 V의 게이트-소
스 간 전압으로 꺼져 있다. 이때 CK_0/3은 3 V이고,
n12_15노드의 전압은 15 V보다 조금 낮다. 다음 순간
CK_3/0은 3 V가 되면서 커플링에 의해서 n12_9 노드의전압은 12 V가 된다. 이때 n15_6 노드의 전압은 CK_9/0 이 9 V가 되면서 커플링 되어 15 V가 된다. 따라서 M3 는 3 V의 게이트-소스 간 전압으로 켜진다. 이때 CK_0/3 은 0 V가 되면서 n12_15 노드의 전압은 12 V보다 조금 아래로 내려가는데, M3를 통해서 n12_9 노드로부터 전 하가 전달되면서 전압이 조금 상승하게 된다. 이런 방식 으로 MPC의 스위치 트랜지스터들을 통해서 전하가 전 달되고 출력 전압이 상승하게 된다.
SCSG 내부의 트랜지스터 MA~MH도 이와 유사하게
음의 게이트-소스 간 전압으로 꺼져서 전하가 반대 방향 으로 이동하는 경우가 없고 각 노도의 전압은 9 V 폭으 로 일정하게 흔들린다. 우선 CK_0/9가 9 V이고 CK_9/0 이 0 V일 때 MA가 켜지고 MC는 꺼지므로 n6_3 노드 의 전압은 3 V가 되는데, 이때 CK_3/0은 0 V이다. 다음 순간 CK_0/9는 0 V가 되고 CK_9/0은 9 V가 되므로 MA 는 꺼지고 MC는 켜진다. 이때 CK_3/0이 3 V가 되므로
n6_3 노드의 전압은 6 V로 밀려 올라간다. 켜진 MC를Fig. 7.
산화물 박막트랜지스터에 적합한 직류전압 변환기의 회로도
. Fig. 8.산화물 박막트랜지스터 직류전압 변환기의 동작 원리
.통해서 6 V가 전달되어 n6_15 노드의 전압도 6 V로 상 승한다. 이어서 다시 CK_9/0이 0 V가 되고 CK_0/9가 9
V가 되면 MC는 꺼지고 n6_15 노드의 전압은 15 V로밀려 올라간다.
n9_18 노드의 전압은 ME가 켜졌을 때 9 V가 되었다
가, n15_6 노드의 전압이 6 V가 되어 ME가 꺼지면
CK_0/9가 9 V로 상승하면서 18 V로 밀려 올라간다.n12_21 노드의 전압은 n15_6 노드의 전압이 15 V일 때 MG가 켜져서 12 V가 되었다가 n15_6 노드의 전압이 6 V가 되어 MG가 꺼지면 CK_0/9가 9 V로 상승하면서 21 V로 밀려 올라간다.
본 직류전압 변환기의 동작을 스파이스 시뮬레이션을 통해서 분석한 결과를 Fig. 9에 나타내었다. CK 신호의 주파수는 500 kHz를 인가하였다. 트랜지스터의 문턱 전 압이 -2 V부터 2 V까지 변하더라도 출력 전압이 큰 차 이 없이 안정적으로 생성되는 것을 확인하였다. 출력 부 하전류가 10
µA로 작으면 출력 전압은 17 V가 되고, 출력 부하 전류가 증가하면 출력 전압은 조금씩 감소하는 데, 트랜지스터의 문턱 전압이 -2~2 V의 범위 안에 있으 면 그 차이는 1 V 이하로 균일한 특성을 나타낸다.
본 직류 전압 변환 회로를 IGZO 박막트랜지스터로 제 작하여 동작시킨 결과를 Fig. 10에 나타냈다. 제작된
IGZO
박막트랜지스터의 특성은 다소 차이가 있었지만
회로는 Fig. 10과 같이 균일한 출력 전압을 나타냈다. 부 하 전류의 증가에 따른 출력 전압의 하락도 시뮬레이션 결과와 유사하게 나타났다.
4. 산화물 박막트랜지스터 기반의 레벨 시프터 회로
디스플레이 패널 상의 게이트 드라이버를 구동하기 위 해서는 20 V 내외의 전압 변동폭을 갖는 클럭 신호가 필 요하다. 그러나 패널 외부에서 입력되는 신호는 일반적 으로 10 V 이하의 전압 변동폭을 갖고 있으므로 전압 레 벨을 높여서 게이트 드라이버에 입력해야 한다. 이와 같 이 디지털 신호의 전압 레벨을 높여주는 기능을 하는 회 로를 레벨 시프터라고 한다. 레벨 시프터를 산화물 박막 트랜지스터로 구성하는 경우에는 기존의 실리콘 박막트 랜지스터 기반의 레벨 시프터 회로와 달리 N형 트랜지 스터만으로 구성해야 하고, 트랜지스터를 끌 때 음의 게 이트-소스 간 전압을 인가해야 한다.
Fig. 11은 공핍모드 산화물 박막트랜지스터에 대해서
도 정상적으로 동작하는 직류 전압 변환기의 회로도이다.
여섯 개의 트랜지스터와 한 개의 커패시터로 구성되어
10 V 입력신호를 20 V 신호로 변환하여 출력한다. 이를위해서 20 V의 전원 전압이 필요하고, 5 V 내외의 비교 전압이 필요하다.
입력신호가 0 V이면 풀다운 (Pull-Down) 트랜지스터
M2, M4, M6에 5 V의 게이트-소스 간 전압이 인가되므로 이들 트랜지스터가 켜진다. 따라서 Q 노드와 B 노드, 출력단자는 0 V가 되고, 풀업 (Pull-Up) 트랜지스터 M1,
M3, M5는 0 V의 게이트-소스 간 전압으로 꺼진다. 이때CERAMIST
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Fig. 10.
제작한 직류전압 변환기의 사진 및 출력전압 측정 결과.
Fig. 9.
산화물 박막트랜지스터의 문턱전압 변화에 따른 직류전압
변환기의 출력 전압 스파이스 시뮬레이션 결과.
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트랜지스터의 문턱전압이 음의 값을 가지면 Q 노드, B 노드, 출력 단자의 전압이 조금 상승할 수 있으나, 풀다 운 트랜지스터가 더 강하게 켜져 있기 때문에 큰 영향은 없다.
입력 신호가 0 V에서 10 V로 변하면 Fig. 12와 같이 각 노드의 전압이 변하게 된다. (a)는 문턱 전압이 0V인 경우이고, (b)는 문턱 전압이 -2 V인 경우이다. 문턱 전 압이 0 V인 경우에 대해서 Q 노드와 B 노드의 전압이 상승하는 과정을 T
1부터 T
3의 시구간을 나누어 자세히 설명하는 다음과 같다.
T1: 입력 전압이 10 V로 상승하여 M1이 강하게 켜져서
Q
노드로 빠르게 전하를 공급한다. M2, M4, M6도 켜져 서 각각 Q 노드, B 노드, 출력 단자로 전하를 공급하지 만, 이들 트랜지스터의 게이트-소스 간 전압은 5 V이고,
M1의 게이트-소스 간전압은 10 V 이므로 M1의 전류가가장 커서 Q 노드 전압이 가장 빠르게 상승한다. Q 노드 전압이 빠르게 상승하면 M1이 켜지는 세기도 점차 감소 한다.
T2: Q 노드 및 B 노드의 전압이 상당히 상승하여 M1, M2, M4의 켜진 정도가 비슷한 시구간이다. 따라서 Q
노드와 B 노드의 전압이 비슷한 속도로 상승한다. T1 시 구간에서 Q 노드의 전압이 B 노드보다 빠르게 상승하였 으므로 M3의 게이트-소스 간 전압이 5 V 가까이 되어 켜져 있다.
T3: Q 노드는 10 V, B 노드는 5 V까지 각각 상승하면 M1, M2, M4 트랜지스터가 꺼지기 시작한다. 이때 B 노
드에 연결된 M4 트랜지스터가 형성하는 정전 용량이 감 소하게 되므로 M3를 통해서 공급되는 전류에 의해서 B 노드의 전압 상승이 빨라진다. B 노드의 전압상승은 커 패시터 C1을 통해서 Q 노드의 전압을 높여서 부트스트래 핑 현상이 발생한다. 따라서 B 노드의 전압은 20 V까지 상승하고, Q 노드의 전압은 25 V 가까이 상승한다. 그 결과로 M5가 강하게 켜져서 출력전압을 20 V까지 높이 게 된다. 최종적으로 M1 트랜지스터는 -10 V, M2, M4,
Fig. 12.
공핍모드 산화물 박막트랜지스터 레벨 시프터의 동작 원리를 나타내는 스파이스 시뮬레이션 결과
.Fig. 11.
공핍모드 산화물 박막트랜지스터에 적합한 레벨 시프터의
회로도.
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M6 트랜지스터는 -5 V의 게이트-소스 간 전압으로 꺼져
서 Q 노드의 전압을 25 V로 유지하고 출력전압도 20 V 로 유지한다.
트랜지스터의 문턱 전압이 음의 값을 가져도 상기와 동일한 작용이 발생하여 출력 전압은 20 V까지 상승하 여 유지된다. Fig. 13은 트랜지스터의 문턱 전압이 -6 V인 경우부터 2 V인 경우까지 본 회로의 동작을 시뮬레이션 하여 출력 전압 파형을 나타낸 것이다. 문턱 전압이 낮을 수록 동작속도는 빠르지만, 문턱 전압이 -6 V인 경우에 는 Q 노드의 전압이 20 V 이상으로 유지되지 않아서 출 력 전압이 점차 낮아진다. 문턱 전압이 2 V인 경우에는 제한된 시간(16.65
µs) 내에 20 V까지 상승하지 못한다.본 레벨 시프터 회로를 IGZO 박막트랜지스터를 이용 하여 실제로 구현하여 출력 전압을 측정한 결과가 Fig.
14이다. 스파이스 시뮬레이션 결과와 동일하게 출력 전
압의 상승 속도가 점차 빨라지는 구간이 있고, 20 V까지 무난히 상승하는 것을 확인할 수 있다. 제작한 회로는 30
kHz의 주파수로 동작하였는데, 트랜지스터의 성능 및 부
하용량에 따라서 더 빠르게 동작하는 것도 가능하다.
5. 결언
IGZO와 같은 산화물 박막트랜지스터는 N형 트랜지스
터로만 사용할 수 있고, 문턱 전압이 음의 값을 갖는 공 핍모드 특성을 나타내는 경우가 종종 있지만, 회로 구성 에 큰 걸림돌이 되지는 않는다. 앞에서 살펴본 바와 같이 회로 구성이 다소 복잡해질 가능성이 있지만, 효용을 따 져서 필요하다면 상당한 성능의 회로를 구현할 수 있다.
그러나 산화물 박막트랜지스터는 동작 중에 문턱 전압이 지속적으로 변하는 경향이 있다. 회로의 요구수명 내에 서 문턱 전압 변화 정도가 미리 예상한 일정 범위 (예를 들어 전원 전압의 절반)로 국한되면 문제가 되지 않지만, 문턱 전압의 변동이 너무 크면 회로는 정상적으로 동작 할 수 없다. 특히 문턱 전압이 음의 방향으로 예상을 넘 어 변하면 회로 구현은 불가능하다. 현재까지 산화물 박 막트랜지스터로 구성되는 디스플레이 패널에서 게이트 드라이버 등의 회로가 내장되는 비율이 매우 낮은 이유 가 이와 같이 산화물 박막트랜지스터의 특성 변화에 따 른 디스플레이 신뢰성 불량에 기인하고 있다. 향후 산화 물 박막트랜지스터 회로를 광범위하게 사용하기 위해서 는 소자의 추가적인 안정성 개선이 필요하다.
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Fig. 13. 산화물 박막트랜지스터의 문턱전압에 따른 레벨 시프터의
동작특성 시뮬레이션 결과.
Fig. 14. 제작한 산화물 박막트랜지스터 레벨 시프터의 출력 신호
측정 결과.
특 집 박기찬
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박 기 찬
2003년 서울대학교 전기공학부 박사 2003년 삼성전자 주식회사 책임연구원 2007년 건국대학교 전자공학부 조교수 2011년-현재 건국대학교 전자공학부 부교수
