시 퀀 스 제 어

(1)

시 퀀 스 제 어

박 영 산

(2)

SR-FF 회로

S

R A

A

S R

A A

S R A A

(a) 전자회로

(a) 논리회로(NAND 소자 이용)

(d) 타임차트

S R

VCC

VD

D1 D2

Q1 Q2

R1 R2

R3 R4

R6 R7

A A

C1 C2

(3)

T-FF 회로

A A TP

(a) 전자회로

(b) 심벌

(c) 타임차트

V_CC

VD

D₁ D₂

Q1 Q2

R1 R2

R₃ R₄

R₆ R₇

A A

TP

C₁ C₂

(4)

JK-FF 회로

J

K

A

A CK

CLR

입 력 출 력

비 고 CLR CK J K

① L - - - L H

② H L L 변화 없음

③ H H L H L SR-FF

④ H L H L H SR-FF

⑤ H H H 반 전 T-FF

⑥ H H - - 변화 없음

⑦ H L - - 변화 없음

표 4.6 JK-FF의 동작내용

그림 4.46 JK-FF 심벌

(5)

주승법 : (단, 0=A, 1=Ā) 주가법 : (단, 1=A, 0=Ā)

진리표로부터 논리식을 구하는 방법

■

주가법 표준형과 주승법 표준형

A B Z 0 0 0 0 1 0 1 0 0 1 1 1

A B Z 0 0 0 0 1 1 1 0 1 1 1 1

표.4.1 AND 진리표 표.4.1 AND 진리표

(6)

A B C Z¹ Z² Z³

0 0 0 1 0 0

0 0 1 1 0 1

0 1 0 0 1 0

0 1 1 1 0 0

1 0 0 1 1 1

1 0 1 1 1 0

1 1 0 1 0 0

진리표로부터 논리식 구하기

진리표를 보고 Z1, Z2, Z3의 논리식을 구하시오.

(7)

반가산기(half adder, HA)

HA (반가산기)

A B

S C

A S

B

C

A B

C S

그림 4.47 반가산기 블록도

A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 표. 4.7 반가산기 진리표

그림 4.48 반가산기 회로

그림 4.48의 회로를 릴레이 접점 회로로 그리시오.

(8)

전가산기(full adder, FA)

FA (전가산기)

A B

S

C Cout HA1

HA2

A B C

Cout

S

A B C S C_out

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

표. 4.7 전가산기 진리표

그림 4.47 반가산기 블록도 그림 4.51 2개의 반가산기로 구성한 전가산기

A S

B

Cout

C

BC

AC

(9)

전가산기 카르노도