Improvement of Phase Noise in Frequency Synthesizer with Dual PLL

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ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)

이중 PLL 구조 주파수 합성기의 위상 잡음 개선

Improvement of Phase Noise in Frequency Synthesizer with Dual PLL

김정훈․박범준․김지흥․이규송

Jung-Hoon Kim․Beom-Jun Park․Jee-Heung Kim․Kyu-Song Lee 요 약

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성 기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파 수를 변경하였다. 6.5～8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 —3 dBm 이상, 위상 잡음은 10 kHz offset에서 —95 dBc/Hz 이하를 만족한다.

Abstract

This paper proposes a high speed frequency synthesizer with dual phase-locked loop(PLL) structure to improve phase noise level and shape in a wideband receiver. To reduce phase noise and fractional spur, a output frequency of 1^st PLL used as reference frequency of 2^nd PLL is changed. The frequency synthesizer has been designed with 1 Hz frequency resolution using digital NCO in 6.5～8.5 GHz wide spectrum. The measured results of the fabricated frequency synthesizer show that the output power is about —3 dBm, the maximum lock-in time and phase noise are within 60 us and —95 dBc/Hz at 10 kHz offset, respectively.

Key words: Frequency Synthesizer, Dual PLL, Phase Noise, Fractional Spur



국방과학연구소(Agency for Defense Development)

․Manuscript received July 21, 2014 ; Revised September 5, 2014 ; Accepted September 12, 2014. (ID No. 20140721-11S)

․Corresponding Author: Jung-Hoon Kim(e-mail: [email protected])

Ⅰ. 서 론

최근 무선 통신 기술은 휴대폰, 무선 인터넷, 블루투스 등 그 응용분야를 확대해 나가고 있으며, 대용량의 데이 터를 전송할 수 있도록 고속 광대역의 특성을 갖는 시스 템으로 발전해 나가고 있다. 무선 통신시스템에서 주파수 합성기는 수신기의 LO(Local Oscillator) 신호 발생을 위해 필요한 핵심 부품이다. 주파수 합성기는 합성 방식에 따 라 체배기를 이용한 직접 주파수 합성(DS: Direct Synthe- sis), 간접 합성 방식(PLL), 직접 디지털 합성 방식 (DDS:

Direct Digital Synthesis) 등 여러 종류가 있으며^[1], 구조의 복잡성, 위상 잡음, 소모 전력, 크기, 동조 시간 등을 고려 하여 주파수 합성 방식을 결정하고 설계한다. 직접 합성 방식은 낮은 위상 잡음, 주파수 해상도 및 빠른 동조 시간 의 장점이 있으나, 일반적으로 크기가 크고, 가격이 비싸 며, 불요 신호가 발생하는 단점이 있고, 직접 디지털 합성 방식은 작은 크기와 낮은 소비 전력의 장점이 있으나, 일 반적으로 낮은 불요파 억압 특성을 가지며, 대체로 수 GHz 이하에서 사용된다^[2]. PLL 간접 합성 방식은 회로가 간단하고 경제적이며, 우수한 위상 잡음 성능을 가지나,

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동조 시간이 긴 단점이 있다^[3]. 본 논문에서는 동조 시간 의 증가를 최소화하고 위상 잡음의 형태와 Fractional 불 요신호를 감소시키기 위해 첫 번째 PLL을 이용하여 두 번째 PLL의 기준 주파수를 변경시키는 이중 PLL 구조 주 파수 합성기를 제안한다.

Ⅱ. 이중 PLL 주파수 합성기 설계 2-1 일반적인 PLL 구조

그림 1은 PLL 주파수 합성기의 일반적인 구조를 보여 주며, 위상 검출기(PD: Phase Detector), 전하 펌프(CP: Ch- arge Pump), 루프 필터(LF: Loop Filter), 전압 제어 발진기 (VCO: Voltage Controlled Oscillator) 및 분주기(Divider)로 구성된다. 위상 검출기는 비교주파수와 분주된 출력주파 수의 위상을 비교하여 그 차이에 해당하는 펄스를 내보 내며, 전하 펌프는 위상 검출기 출력의 펄스폭에 비례하 는 전류를 펄스 부호에 따라 조절한다. 루프 필터는 저역 통과기 구조(LPF)로 고조파와 같은 불필요한 신호를 여 과하는 역할을 하며, 루프 필터 내 커패시터는 전하 펌프 와 연동하여 펄스 신호를 전압으로 변환하여 전압 제어 발진기로 전달한다. 루프 필터는 동조 시간, 위상 잡음, 주파수 합성기의 안정도에 많은 영향을 미치며, 일반적으 로 루프 필터의 대역폭이 좁을수록 동조 시간은 길어진 다. 본 논문에서는 슈퍼 헤테로다인 방식의 광대역 수신 기에 국부 신호 발생기로 이용 가능한 이중 PLL 구조 주 파수 합성기를 설계하였고, 목표 성능을 표 1에 나타내었 다. 설계된 주파수 합성기는 고속의 동조 시간을 가지므 로 빠른 속도로 주파수 도약을 행하는 송수신기에 사용 가능할 것이다.

그림 1. PLL 주파수 합성기의 일반적인 구조

Fig. 1. The general structure of PLL frequency synthesizer.

표 1. 이중 PLL 구조 주파수 합성기 목표 성능

Table 1. The requirements of dual PLL frequency synthesizer.

항목 목표 성능 단위

출력 주파수 6.5～85 GHz

동조 속도 < 60 us

주파수 해상도 < 1 Hz

주파수 정확도 < 10 Hz

불요신호 < —65 dBc

위상 잡음

@ 1 kHz < —85

dBc/Hz

@ 10 kHz < —90

크기 110×30×10 mm

W×L×H 2-2 이중 PLL 주파수 합성기의 설계

그림 2는 50 MHz(Ref. 1)의 비교주파수를 입력 받아 6.5

～8.5 GHz 범위의 국부 발진 신호(LO)를 발생시키는 이 중 PLL 주파수 합성기의 구성도를 보여준다. 일반적으로 PLL 주파수 합성기는 동조 시간이 긴 단점이 존재하는 데, 이중 PLL 구조를 사용할 경우, 단일 PLL구조일 때와 비교하여 이론적으로 2배의 동조 시간이 필요하다. PLL 구조에서 궤환 루프의 분주비 변경은 동조 시간에 영향을 주는 주된 원인으로서, 본 논문에서는 주파수 합성기의 동조 시간을 줄이고자 첫 번째 PLL의 궤환 루프의 분주 비 N¹을 고정하여 VCO¹의 출력이 항상 1.8 GHz가 나오도 록 하였고, 대신 동조 시간 증가에 거의 영향이 없는 출력 단의 분주기 N²를 조절하였다. R¹=1, N1=36으로 고정하였 고, N²= 1, 2, 4, 6, …, 62 분주비 중 하나를 선택하여 두 번째 PLL의 비교주파수(Ref. 2)를 변경할 수 있도록 하였다.

그림 2의 구성도에서 원하는 국부 발진 주파수와 비교 주 파수 50 MHz, N²가 선택되면 분주비 N³는 자동으로 계산된다.

또, 두 번째 PLL의 전하 펌프는 out-of-lock 상태에서는 전류를 증가시키고, in-lock 상태일 때는 전류량을 감소시 키는 방법으로 불요 신호(Spur)를 감소시킨다^[4]. 그림 3은 본 주파수 합성기에 사용된 2^nd PLL용 상용 칩의 전하 펌 프(CP²)의 구성도를 보여준다. 불요 신호 감소를 위해 루 프필터의 범위 밖에서는 주전하 펌프(Main-CP)를 이용하 여 대전류로 루프 필터 내 커패시터 전압을 빠르게 변화

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그림 2. 설계된 이중 PLL 주파수 합성기의 구성도

Fig. 2. The block diagram of the designed dual PLL frequency synthesizer.

그림 3. 불요 신호 감소를 위한 전하 펌프(CP2)의 구성도 Fig. 3. The block diagram of the charge pump(CP2) to re-

duce spurious signals.

시키며, 루프 필터의 범위 내에서는 보조 전하 펌프(Sub- CP)를 이용하여 전류량을 감소시킨다.

2-3 동조 시간 및 위상 잡음

PLL을 이용한 주파수 합성기의 위상 잡음을 발생시키 는 주요 원인은 기준 주파수 발생기(OCXO or TCXO), 전 압 제어 발진기 및 위상 검출기의 잡음으로 구분될 수 있 다^[3]. 이 세 가지 잡음원과 함께 루프 필터의 특성이 함께 더해져 위상 잡음으로 나타나며, 반송주파수 부근에서는 기준주파수 발생기, 루프 대역폭 내에서는 위상검출기, 대역폭 외에서는 전압 제어 발진기의 특성이 나타난다^[5].

2-3-1 루프 필터의 설계

본 논문에서는 첫 번째 PLL의 분주비를 고정시켰으므 로 LF¹의 특성보다는 LF²의 특성이 동조 시간과 위상 잡 음에 더 큰 영향을 준다. 루프 필터는 소자 값에 따라 루프

대역폭 및 동조 시간이 결정되며, 능동과 수동의 두 타입 으로 구분될 수 있다. 수동 필터는 일반적인 R, C 소자로 구성되고, 능동 필터는 OP-Amp를 추가로 사용하여 구성 된다. 그림 4는 두 종류의 루프 필터를 보여준다. 본 논문 에서는 6.5～8.5 GHz 광범위의 주파수 합성기를 제작함 으로, Op-Amp를 사용하여 넓은 전압 조정 범위에서 광대 역 VCO를 구동하는 루프 필터를 능동(LF^2,그림 4(b))으 로 설계하였다. 모든 주파수 범위에서 루프 대역폭 및 위 상마진을 고려하여 루프 필터를 설계하였으며, 표 2은 루 프필터의 위상 마진 계산 결과를 보여준다.

2-3-2 동조 시간

(a) 수동 루프 필터 (b) 능동 루프 필터 (a) Passive loop filter (b) Active loop filter 그림 4. 두 종류의 루프 필터

Fig. 4. Two kinds of loop-filter.

표 2. 출력주파수에 따른 루프 필터의 위상 마진

Table 2. Loop-filter BW and phase margin vs. output freq.

@비교주파수

50 MHz 6.5 GHz 7.9 GHz 8.5 GHz 위상 마진 50.51 deg 54.3 deg 57.21 deg

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일반적으로 동조 시간은 루프 필터 대역폭이 좁을수록 길어지나, 광대역 주파수 합성기의 경우, 출력 주파수에 따른 루프 필터 대역폭이 다르게 나타나며, 또 출력 주파 수가 높아질수록 분주비(N³)가 달라져 위상 잡음과 동조 시간이 달라진다^[6]. 그림 5는 비교 주파수 변경에 따른 동 조 시간 변화에 대한 시뮬레이션 결과와 측정 결과를 보 여준다. 정확한 측정을 위해서는 디지털 오실로스코프를 사용하여야 하지만, 본 논문에서는 애질런트사의 E4440A 스펙트럼 분석기를 이용하여 측정하였다. 동조 시간은 Span을 zero로 하고, 주파수 변환 제어 메시지가 주파수 합성기 제어부로 전송될 때를 Trigger 신호로 하여 측정 된 것이다. 비교주파수(Ref. 2) 30 MHz의 경우, 분주비 N3=140, 루프 필터 대역폭 150.6 kHz을 가지며, 동조 시간 은 17 us였으나, 비교주파수(Ref. 2)를 50 MHz로 변경하 면 N³=84로 분주비가 낮아지며, 이때 루프 필터 대역폭은 250.3 kHz으로 넓어져 동조 시간이 7 us로 감소하는데, 이 는 대역폭이 넓어짐에 따라 동조 시간이 줄어든다는 것 을 보여준다. 설계된 루프 필터의 전달함수를

_{   }

  _

_

(1) 로 근사화시키면 동조 시간(T)은

_{ }





(2) 로 계산될 수 있으며, 여기서 B는 루프 대역폭이다 ^[6]. 제 어 시간을 포함하면 동조 시간은 수식의 결과값과 유사 함을 알 수 있다.

2-3-3 위상 잡음

위상 잡음은 기준주파수 발생기, 위상 검출기, 루프 필 터, 전압 제어 발진기의 잡음이 더해져서 나타나며, 그림 6은 두 번째 PLL의 출력주파수를 6,557.8 MHz로 고정하 고, 입력되는 비교주파수(PD²)를 변화시키면서 계산된 위 상 잡음 시뮬레이션 결과를 보여준다. 결과를 살펴보면 위상 잡음의 크기는 LO 주파수 6,557.8 MHz로부터 offset 200～400 kHz까지 줄어들다가 offset 400～700 kHz까지 1.5～6 dB 정도 증가 후 이후 다시 감소하는 위상 잡음

(a) Ref. 2 30 MHz에서 동조 시간(N³=140) (a) Lock time @ Ref. 2 30 MHz (N3=140)

(b) Ref. 2 50 MHz에서 동조 시간(N3=84) (b) Lock time @ Ref. 2 50 MHz (N3=84) 그림 5. 비교주파수 변경에 따른 동조 시간 Fig. 5. Lock time vs. reference frequency.

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(a) PD2=37.5 MHz @ LO=6,557.8 MHz

(b) PD2=32.142857 MHz @ LO=6,557.8 MHz

(c) PD2=29.032258 MHz @ LO=6,557.8 MHz

그림 6. 비교주파수 변경에 따른 위상 잡음 형태

Fig. 6. The shape of phase noise vs. reference frequency.

출렁임 현상을 볼 수 있다. 이런 출렁임 현상을 갖는 국부 발진 신호를 수신기에서 주파수 변환을 위해 사용할 경 우, 동조 주파수로부터 offset 400～700 kHz 근처에 존재 하는 소신호는 S/N 저하로 인해 복조가 불가능할 수 있 다. 그림 6은 비교주파수가 낮을수록 위상 출렁임 현상이 감소한다는 것을 보여준다. 앞서 언급한 것처럼 루프 대 역폭 내에서는 위상검출기의 위상 잡음 특성이 주 되게 나타나며^[5], 본 논문에 사용된 2^nd PLL의 위상검출기(PD) 의 특성은 그림 6(a)에 보여지는 것처럼 400～700 kHz offset에서 위상 잡음이 열화되는 고유 특성을 가지고 있 다. 일반적으로 분주비가 클수록 루프 대역폭은 감소하며

[6], 루프 대역폭이 350 kHz 이하가 되면 400～700 kHz offset에서 우세했던 위상검출기의 위상 잡음은 루프 대역 폭 밖에 해당되어 전체 위상 잡음에 대한 영향성이 감소 하기 때문이다.

비교주파수는 위상 잡음 개선과 특정 분주비에 나타나 는 fractional spur도 같이 고려하여 선정되어야 한다. 전체 위상 잡음은 기준주파수 OCXO의 특성과 위상 검출기, 루프 필터, 전압 제어 발진기 등의 합으로 구성된 것을 그 림 6에서 볼 수 있으며, 그 중 위상 검출기의 특성이 전체 위상 잡음에 가장 큰 비중을 차지하는 것을 알 수 있었다.

위상 검출기의 특성은 제조 회사 칩의 특성으로 설계자 가 변경할 수 없는 부분으로서, 위상 잡음의 형태를 개선 하기 위해서는 비교주파수를 변경하는 방법과 루프 필터 의 설계 변경의 두 가지를 고려할 수 있다. 한번 제작된 루프 필터는 그 특성을 변경시키는 것이 쉽지 않은 반면, 디지털 제어를 통해 비교주파수를 변경하는 방법은 루 프필터를 통한 방법보다 비교적 단순하며, 더구나 광대역 의 주파수 범위에서 위상 출렁임 현상과 fractional spur를 동시에 고려하여 비교주파수를 선정 후 look-up table 형 태로 메모리에 저장 후 사용하는 것이 가능하다.

Ⅲ. 측정 결과 3-1 동조 시간 측정 결과

그림 7은 제작된 double conversion 슈퍼헤테로다인 광 대역 수신기와 그 내부에서 주파수 상향 변환을 위해 사 용되는 주파수 합성기의 형상을 보여준다. 표 3는 제어

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(a) 슈퍼헤테로다인 광대역 수신기 (a) Superheterodyne wideband receiver

(b) 주파수 합성기 top (b) Frequency synthesizer(top)

(c) 주파수 합성기 bottom (c) Frequency synthesizer(bottom) 그림 7. 광대역 수신기 내 이중 PLL 주파수 합성기 Fig. 7. The wideband receiver with the fabricated frequen-

cy synthesizer of dual PLL structure.

메시지를 트리거 신호로 이용하여 스펙트럼 분석기에서 측정된 동조 시간으로서, 주파수 합성기의 가장 낮은 주 파수 6.5 GHz로부터 최고 주파수 8.5 GHz로 상승할 때 걸 리는 시간은 59 us, 반대로 8.5 GHz로부터 6.5 GHz로 하 강시 걸리는 시간은 40 us으로 나타났다. 이는 전하 펌프의

표 3. 국부발진기의 동조 시간 Table 3. Lock time of local oscillator.

동조 시간 6.5 GHz to 8.5 GHz 59 us 8.5 GHz to 6.5 GHz 40 us 커패시터 충전 시간보다 방전 시간이 짧기 때문이다.

3-2 위상 잡음 측정 결과

LO의 위상 잡음은 Ref. 1의 주파수 위상 잡음에 20 log N)만큼 증가하는 것이 일반적이다. 여기서 N은 LO주파수 와 Ref. 1 주파수의 비이다. 따라서 제작된 주파수 합성기 는 최고 주파수 8.5 GHz에서 가장 나쁜 위상 잡음을 보여 주며, 그 결과를 그림 8에 나타내었다. 측정 결과, 주파수 합성기는 최소 —85 dBc/Hz @ offset 1 kHz, —95 dBc/ Hz

@ offset 10 kHz을 만족하였다.

또, 그림 9는 2^nd PLL로 입력되는 비교주파수(Ref. 2)를 변경시킬 때 LO(6,778.3 MHz)의 위상 잡음 형태를 보여 준다. 비교주파수가 37.5 MHz일 때(그림 9. (a)) 위상 잡음 출렁임 현상이 offset 500 kHz에서—54.32 dBc로 나타났으 나, 비교주파수를 30 MHz(그림 9. (b))로 변경 후에는 위 상 잡음 출렁임 현상은 사라지고 —58.28 dBc @ offset 500 kHz로 위상 잡음이 약 4 dB 향상되는 것을 볼 수 있 다. 이것은 반송 주파수로부터 500 kHz 오프셋된 지점에 서 4 dB의 S/N 향상과 동일한 효과를 볼 수 있다는 것을

그림 8. 8.5 GHz에서 측정된 위상 잡음 Fig. 8. Measureed phase noise @ 8.5 GHz.

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(a) @ Ref. 2 37.5 MHz(RBW 10 kHz)

(b) @ Ref. 2 30 MHz(RBW 10 kHz)

그림 9. Ref. 2 변경에 따른 LO(6,778.3 MHz)의 위상 잡음 Fig. 9. The phase noise of LO(6,778.3 MHz) vs. Ref. 2.

의미한다.

3-3 Fractional Spur 측정 결과

2^nd PLL의 분주기(N³)가 integer mode가 아닌 fractional mode로 동작할 때 발생하는 fractional spur 역시 수신기의 복조 성능에 영향을 준다. 그림 10은 LO 7,993.3 MHz로부 터 490 kHz offset된 지점에서 나타난 fractional spur가 분 주비 변화를 통해 out-band 밖으로 빠져나가 noise floor level 이하로 감소되는 것을 보여준다.

표 4. 주파수 합성기의 성능 비교

Table 4. The comparison of the performances of frequency synthesizers.

제품 SATCOM

(MFS-650) 참고문헌 [7] 제작된 주파수 합성기 특징 Fraction N Offset-PLL Dual PLL 출력 주파수(GHz) 6.5～7.65 7.xx～8.xx

(BW:

500 MHz)

6.5～8.5 동조 속도(us) < 50×10³ < 6 < 59

주파수 해상도(Hz) 10³ 10³ 1

불요신호( dBc) < —70 < —80 < —65 위상

잡음 (dBc)

@ 1 kHz < —90 < —110 < —85

@ 10 kHz < —93 < —125 < —95 크기 mm³(W×L×H) 195×140×18 200×160×10

이상 예상 110×30×10 표 4는 제작된 주파수 합성기의 성능을 상용 제품과 비 교한 것을 나타낸다. 주파수의 범위 및 크기가 다르기 때 문에 본 논문의 주파수 합성기와 정확한 성능 비교는 힘 들지만, 출력주파수 범위와 작은 크기를 고려하면 충분히 우수한 성능을 갖는다는 것을 확인할 수 있었다.

Ⅳ. 결 론

본 논문에서는 블라인드 광대역 수신기에서 고속으로 동작하며, 위상 잡음 및 불요파를 개선한 이중 PLL 구조 주파수 합성기를 제안하였다. 위상 잡음 및 불요신호의 개선을 위해 첫 번째 PLL을 통해 두 번째 PLL의 비교 주 파수(Ref. 2)를 변경하였고, 이때 비교주파수는 위상 잡음, fractional spur, 동조 시간을 고려하여 최적의 주파수로 선 정하였으며, 그 결과를 look-up table 형태로 메모리에 저 장 후 사용하는 방식을 사용한다. 제작된 주파수 합성기 는 6.5～8.5 GHz에서 동작하며, 100 kHz 간격으로 작성된 look-up table과 디지털 NCO(Numerically Controlled Osci- llator)와 연계하여 주파수 해상도 1 Hz를 만족하며, 60 us 이하의 동조 시간, —95 dBc/Hz @ offset 10 kHz 이상의 위상 잡음을 갖는다.

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(a) @ Ref. 2 34.6154 MHz (b) @ Ref. 2 37.5 MHz 그림 10. Ref. 2 변경에 따른 LO(7,993.3 MHz)의 fractional spur

Fig. 10. Fractional spur of LO(7,993.3 MHz) vs. Ref. 2.

References

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김 정 훈

2010년 8월: 한양대학교 전자전기제어계 측공학과 (공학박사)

2010년 9월～2012년 8월: 한국산업기술시 험원 위촉연구원

2012년 10월～현재: 국방과학연구소 선임 연구원

[주 관심분야] 초고주파 수신기, 주파수 합성기, EMI 등

박 범 준

1994년 2월: 충남대학교 전자공학과 (공학 사)

2000년 2월: 충남대학교 전파공학과 (공학 석사)

2001년 1월～현재: 국방연구소 선임연구 원

[주 관심분야] 초고주파 수신기, 주파수 합성기 등