http://dx.doi.org/10.12673/jant.2014.18.2.178
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Received 8 April 2014; Revised 20 April 2014 Accepted (Publication) 19 April 2014(30 April 2014)
*Corresponding Author; Kee-Young Yoo
Tel: +82-53-950-5553 E-mail: [email protected]
J. Adv. Navig. Technol. 18(2): 178-184, Apr. 2014
QCA 기반의 효율적인 PCA 구조 설계
Design of PCA Architecture Based on Quantum-Dot Cellular Automata
신 상 호 · 이 길 제 · 유 기 영
*경북대학교 컴퓨터학부
Sang-Ho Shin · Gil-Je Lee · Kee-Young Yoo
*School of Computer Science and Engineering, Kyungpook National University, Daegu, 702-701, Korea
[요 약]
PCA에 기반을 둔 CMOS 소자 기술은 메모리 혹은 ALU 회로의 구현에 매우 효율적이다. 그러나 CMOS 소자 스케일링 기술의 한계로 인하여 이를 해결할 수 있는 새로운 기술의 필요성이 대두되었고, 양자점 셀룰러 오토마타(QCA; quantum-dot cellular automata)는 이를 해결할 수 있는 기술로 등장했다. 본 논문에서는 QCA에 기반을 둔 효율적인 PCA 구조를 설계한다. 설계하는 PCA 구조에서의 D 플립플롭과 XOR 논리게이트는 기존에 제안되었던 회로를 사용하고, 입력 제어 스위치와 규칙 제어 스위치는 QCA에 기반을 두고 새롭게 설계한다. 설계된 PCA 구조는 QCA디자이너를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 것과 비교 및 분석하여 설계된 구조의 효율성을 확인한다.
[Abstract]
CMOS technology based on PCA is very efficient at an implementation of memory or ALU. However, there has been a growing interest in quantum-dot cellular automata (QCA) because of the limitation of CMOS scaling. In this paper, we propose a design of PCA architecture based on QCA. In the proposed PCA design, we utilize D flip-flop and XOR logic gate without wire crossing technique, and design a input and rule control switches. In experiment, we perform the simulation of the proposed PCA architecture by QCADesigner. As the result, we confirm the efficiency the proposed architecture.
Key word: Quantum-dot cellular automata; Programmable cellular automta; XOR logic gate; QCADesigner.
Ⅰ. 서 론
양자점 셀룰러 오토마타(QCA; quantum-dot cellular automata)는 나노 스케일(nano-scale)의 양자점과 셀(cell)을 이 용해 여러 가지 연산의 수행이 가능하고, 기존의 CMOS 소자 스케일링 기술의 문제점을 해결하는 차세대 기술이다. 1993년 처음으로 소개된 이래 셀의 기본 속성과 두 개의 게이트를 이용 해 간단한 논리 회로로부터 조합 및 순차 논리 회로와 같은 대 규모의 VLSI 회로까지 다양한 설계 구조가 제안되었다[1]-[7].
QCA는 양자역학(quantum mechanics)에 기반을 두고, 셀룰 러 오토마타(CA; cellular automata)의 진화 연산과정과 유사하 게 제안되었기 때문에 기존의 CA 연산 기법에 대한 하드웨어 적 구조를 손쉽게 QCA 구조를 이용해 설계할 수 있다. 대표적 인 CA 기법은 일차원(one-dimension) 내의 두 개의 상태(state) 와 세 개의 이웃(neighborhood)을 이용한 프로그램 가능한 (programmable) 진화(evolution) 연산이고, 이것을 PCA (programmable cellular automata)라고 지칭한다. 또한, PCA는 각각의 시간 단계 마다 위의 조건에 기반을 두어 서로 다른 규 칙을 적용한 후 진화하는 것으로, 규칙 90과 150 중 하나를 선 택하는 것이 일반적이다[8].
하나의 PCA 셀은 그림 1과 같이 일정시간 현재의 상태 값을 저장 또는 지연시켜주는 역할의 D 플립플롭(F/F; flip-flop)과 규칙 90과 150을 선택하는 역할의 프로그램 가능한 제어 스위 치, 이웃의 상태 값들과 XOR 불대수(Boolean algebra) 연산 역 할을 수행할 세 개의 입력과 한 개의 출력을 가진 XOR 논리 게 이트로 구성되어 있다. 이러한 PCA 셀은 메모리(memory) 회 로의 구현 혹은 암호화 장비 내의 일회용 비밀번호(One-time Pad) 연산 등에 매우 효율적이나 현재의 CMOS 소자 스케일링 의 기술적 한계로 인해 QCA에 기반을 두어 새롭게 제안할 필 요성이 대두되고 있다.
그림 1. 규칙 90과 150을 사용한 PCA 셀 구조
Fig. 1. A structure of PCA cell using the rule 90 and 150.
기존의 QCA 구조에 기반을 둔 D F/F과 XOR 논리게이트는 다양한 형태로 제안되었다. 초기에는 전자회로에서 사용하던 두 개의 래치(latch)를 이용한 마스터-슬레이브(master-slave)의 형식을 이용한 것으로 , Khurasia 와 Gambhir[9] 이 제안한 구조 가 대표적이다. 이 후 에지 상승 또는 하강을 이용하여 보다 안 정된 출력값을 나타내는 D F/F의 형태도 제안되었고, 최근에는 Shamsabadi 등[5]이 QCA 셀의 특성을 이용해 새로운 형태의 구조를 제안하였다.
한편, XOR 논리 게이트는 1993년 Lent 등[1]에 의해 두 개의 입력과 한 개의 출력을 가진 구조가 최초로 제안되었다. 이 구 조의 특징은 배선(wire)을 교차시키기 위해 회전된 셀을 이용하였으나 배선교차(wire crossing) 영역에서 노이즈(noise) 가 발생되어 올바른 값을 전달할 수 없었다. 이를 개선하기 위 해 Walus 등[10]이 다중 레이어(multi layer)에 기반을 둔 배선교 차 기법을 이용한 XOR 논리 게이트를 제안했다. 이 구조의 배 선교차 영역에서는 노이즈가 발생되지 않았으나 레이어를 다 중으로 구성해야하는 단점 때문에 실제 회로의 구현 시 여러 가 지 어려움이 존재했다. 최근에는 배선교차 기법을 사용하지 않 은 구조가 제안되고 있다[11]. 이러한 구조는 배선교차 기법에 기반을 두어 설계된 기법들에 비해 회로의 전체적인 크기나 입 력과 출력간의 지연시간(latency) 측면에서 매우 효율적이다.
그러나 입·출력의 위치가 설계된 구조의 내부에 존재하기 때문 에 이러한 회로들의 확장 설계 시 이를 고려하여 설계해야한다.
본 논문에서는 QCA에 기반을 둔 PCA 설계 구조를 제안한 다. 제안하는 기법에서는 기존에 제안되었던 D F/F[5]과 XOR 논리게이트[11]를 PCA 구조에 적합하도록 수정하고, 각각의 시간 단계(time step)마다 입력을 제어하기 위한 입력 제어 스위 치(ICS; input control switch)와 규칙 90과 150 중 하나를 선택하 기 위한 규칙 선택 스위치(RSS; rule selection switch)의 구조를 새롭게 제안한다. 제안한 설계 구조의 성능 분석을 위해 QCA 디자이너[12], [13]를 이용하여 시뮬레이션을 수행하고, 그 결 과에 대해 제안한 설계 구조의 효율성을 비교·분석한다.
Ⅱ. 본 론
본 절에서는 QCA의 기본 개념과 기존에 제안되었던 D F/F 과 XOR 논리 게이트의 설계 구조에 대해 설명한다.
2-1 QCA 기본 개념
전형적인 QCA 셀은 그림 2(a)와 같이 정사각형 형태이고, 이
를 표준 셀(standard cell)이라 지칭하며, 셀 내부에는 네 개의
양자점들이 각 모서리 부분에 위치한다. 전자들은 쿨롱 반발력
때문에 가능한 멀리 떨어지려는 경향이 있고, 임의의 셀이 바닥
상태(ground state)로 변경될 경우 서로 반대 방향의 모서리 양
자점 내에 전자들이 존재하게 된다. 그 결과로 셀 내의 전자들
(a) (b) (c) 그림 2. QCA 셀의 형태: (a) 자유전자 상태의 편극이 없는 셀,
(b) 바닥 상태의 편극 값이 +1인 셀, (c) 바닥 상태의 편극 값이 –1인 셀
Fig. 2. QCA cell layout: (a) an unpolarized cell with excited state configuration, (b) Polarized value: +1 cell with ground state configuration and (c) Polarized value: -1 cell with ground state configuration.
이 양자점 내부에 존재하는 형태는 두 종류로 나뉘고, 이를 편극화(polarization) 현상이라 부르며, 그림 2(b)와 2(c) 같이 표 현된다. 또한, 바닥상태에서의 편극 값 과 은 이진논리 값 1과 0에 각각 대응된다[1].
한편, QCA 셀로 설계된 모든 회로는 선형형태의 배열로 구 성되어 있고, 이를 이진 배선(binary wire)이라 하고, 이러한 배 선을 이용해 두 종류의 논리게이트를 표현할 수 있다. 그림 3(a) 와 같이 대각선의 위치에 놓인 두 셀의 쿨롱반발력에 대한 관계 를 이용한 정규적인 인버터(INV; formal inverter)와 그림 3(b)와 같이 서로 다른 세 개의 배선이 만날 경우 각각의 배선 편극 값 에 따라 출력되는 값이 상반되는 다수결(MV; majority voting) 게이트가 존재한다. 예를 들어, 그림 3(b)와 같이 입력 A, B, C 의 편극 값이 각각 , , 인 경우 값이 값에 비해 상대적으로 다수이므로 출력되는 값은 이 된다. 또 한, MV 게이트 내의 하나의 입력을 편극 값 또는 로 영구히 고정할 경우 이것은 전자회로의 AND 또는 OR 게이트 역할을 각각 수행할 수 있다[1].
(a)
(b)
그림 3. QCA 논리 게이트: (a) 정규적인 인버터, (b) 다수결 게이트
Fig. 3. QCA logic gates: (a) layout of formal inverter and (b) layout of majority voting logic.
(a)
(b)
그림 4. QCA에 기반을 둔 D F/F의 구조: (a) 에지 트리거를 이용한 형태, (b) QCA 특성을 이용한 형태
Fig. 4. Geometry designs of D F/F: (a) layout using edge trigger and (b) layout using QCA characteristic.
2-2 기존에 제안된 D F/F와 XOR 논리 게이트
기존의 제안되었던 QCA에 기반을 둔 D F/F와 XOR 논리 게 이트는 각각 그림 4, 5와 같다. 그림 4(a)는 에지 트리거(edge trigger)를 이용한 형태로서 초기 형태의 설계 구조와 비교해 하나의 에지 트리거와 D 래치를 이용하여 지연시간을 줄일 수 있었다. 또한, 에지 트리거를 이용하여 클록의 상승 또는 하강 일 경우에 D F/F 상태를 변화시키므로 노이즈 발생 억제 효과 를 얻을 수 있었다. 그러나 이 구조 역시기존의 전자회로에서 사용하던 특성을 그대로 이용했기 때문에 회로의 크기에 단점 이 존재했고, 이를 개선하기 위해 그림 4(b)과 같이 QCA 특성 을 이용한 새로운 D F/F의 구조가 제안되었다. 이 구조는 단순 히 MV 게이트와 INV의 특성을 기존의 논리게이트에 적용시 켜 간소화 작업을 수행한 것이고, 기존의 설계된 구조에 비교 하여 회로의 크기와 지연시간 모두 단축되었다[9].
그림 5(a)는 배선교차 기법을 사용하여 설계한 XOR 논리
게이트다. 여기서 사용된 배선교차 기법은 동일한 레이어 상
에서 교차하는 셀들의 일부를 회전시켜 배선의 교차가
이루어지는 것으로 단순히 교차하는 두 개의 배선만 존재하는
경우는 노이즈의 발생 없이 올바른 편극 값이 배선을 교차하여
전달되지만 그림 5(a)와 같이 주변에 다른 셀들이 존재하거나
특정 클록을 임의로 부여하는 경우 잘못된 편극 값이 전달되는
것을 확인했다. 이것은 회전된 셀들로 구성된 이진 배선
내에서 쿨롱 반발력의 약화와 배선이 교차되는 영역에서의 숨
은 잡은 경로 등으로 인해 유발된다. 이러한 단점을 개선하기
위해 그림 5(b)와 같이 배선교차 기법을 사용하지 않
(a) (b)
그림 5. QCA에 기반을 둔 XOR 논리게이트의 구조: (a) 동일 레 이어에 기반을 둔 배선교차 기법을 이용한 형태, (b) 배선 교차 기법 없이 설계한 형태
Fig. 5. Geometry designs of XOR logic gate: (a) layout using coplanar based wire crossing and (b) layout without wire crossing.
고 설계한 XOR 논리게이트가 제안되었다. 이 구조는 임의의 두 입력 와 에 대해 불대수 식 ′ 를 이용하 여 회로의 구조를 간소화한 것이다. 이를 통해 기존의 크기에 비해 회로의 크기와 지연시간을 각각 반으로 단축할 수 있었다.
그러나 출력의 위치가 회로 내부에 존재하기 때문에 확장된 회 로의 설계 시 이를 고려하여 설계해야 하는 단점이 존재했다 [1], [11]. 본 논문에서는 새로운 PCA 구조를 설계하기 위해 그 림 4(b)의 D F/F과 그림 5(b)의 XOR 논리 게이트를 사용한다.
Ⅲ. QCA에 기반을 둔 PCA의 설계
본 절에서는 QCA에 기반을 둔 PCA의 설계 구조를 제안한 다. 제안하는 구조는 임의의 시간 단계에서 규칙 90과 150 중 하나 선택하여 자신과 이웃의 상태 값들과 함께 XOR 불대수 연산을 수행한 후 다음 시간 단계의 상태 값으로 진화한다. 이 를 QCA에 기반을 두어 설계하기 위해 기존에 제안되었던 D F/F[5]과 XOR 논리 게이트[11]를 제안하는 구조에 적합한 형태 로 변경하고, 임의의 시간 단계마다 입력을 제어하기 위한 ICS 와 규칙 90과 150 중 하나를 선택하기 위한 RSS의 구조를 새롭 게 제안한다.
회로의 동기화와 확장성을 고려하여 현재 번째 PCA 셀은 번째 시간 단계에서 상태 값
를 D F/F 내에 저장 중이라고 가정하고, 현재 클록 펄스(CLK; clock pulse)의 신호는 0이다.
만약 CLK의 신호가 1이 될 경우 D F/F의 현재 상태 값
을 출력하고, 이 때 출력된 상태 값
와 함께 규칙 90과 150 중 하나를 선택하여 자신의 이웃 셀의 상태 값인
와
와 함께 XOR 불대수 연산을 수행한 후 다음 시간 단계 의 상태 값
을 출력하는 동시에 이것은 D F/F의 입력 상태 값이 된다. 이러한 과정을 QCA에 기반을 두어 설계한 구 조는 그림 6과 같다.
제안하는 PCA 설계 구조는 기존에 제안되었던 D F/F과 2개 의 XOR 논리게이트, 새롭게 설계한 ICS와 RSS로 구성되어 있
그림 6. 본 논문에서 제안하는 PCA 설계 구조
Fig. 6. Geometry layout of the proposed PCA structure.
다. D F/F의 경우 ICS모듈에서 출력되는 값을 정확하게 입력받 기 위해 배선이 교차되는 부분을 기존의 방법과 다르게 그림 7(b)와 같이 변경하여 설계한다. 기존에 제안되었던 입력의 형 태는 그림 7(a)와 같이 동일평면 상에서의 셀의 회전을 통해 배 선의 교차를 수행했고, 이것은 2.2 절에서 언급한 것과 같이 여 러 가지 단점이 존재했다. 그림 7(b)와 같이 설계된 구조는 셀의 상태에 기반을 둔 배선교차 기법을 이용한 것으로 기존의 배선 교차의 단점을 극복하고, 이를 이용하여 셀의 낭비 없이 효율적 인 설계가 가능하다.
기존에 제안되었던 XOR 논리 게이트는 출력이 회로 내부에 존재하기 때문에 이를 회로 외부로 도출시키기 위해 그림 7(b) 와 같은 배선교차 기법을 사용하고, 회로의 스케일링을 고려하 여 XOR 논리 게이트의 입력 위치를 변경한다. 한편, 제안하는 설계 구조에서는
와
,
에 대한 XOR 불대 수 연산을 수행하기 위해 두 개의 XOR 논리 게이트가 필요하 다.
(a) (b)
그림 7. 배선교차 기법에 따른 셀의 설계 형태: (a)
동일평면상에서의 배선교차 기법을 이용한 형태, (b) 셀의 상태에 기반을 둔 배선교차 기법을 이용한 형태
Fig. 7. Geometry layout of QCA cell depending on wire
crossing techniques: (a) layout using coplanar wire
crossing and (b) layout of wire crossing based on
cell states.
RSS는 규칙 90과 150 중 하나를 선택하는 것으로 규칙 90과 150의 수학적 표현은 각각 식(1), (2)와 같고, 이것은 자기 자신 의 상태 값
에 대한 참조의 여부를 결정하는 것에 대한 의 미이기 때문에 MV 게이트와 임의의 규칙 제어 신호(RC; rule control signal)을 이용하여 간단하게 구현이 가능하다.
⊕
(1)
⊕
⊕
(2)
단, ‘ ⊕ ’은 XOR 불대수 연산을 의미한다.
기존의 전자회로에서의 배선은 단순히 신호를 전달하는 역 할만을 수행했기 때문에 배선 간의 연결이 용이했지만 QCA에 서 사용되는 배선은 셀들로 구성되기 때문에 특정한 값을 전달 하기 위해선 QCA 클록킹(clocking) 기법을 사용해야 한다. 이 때문에 QCA에서의 배선 연결은 멀티플렉서(multiplexer)의 개 념을 사용하여 설계해야 한다. 새롭게 제안하는 ICS는 배선 연 결을 위해 멀티플랙서의 개념을 적용한 것으로, 초기 시간 단계 에서 입력되는 상태 값
에 대한 것과 이전 시간 단계 에서 출력된 상태 값
에 대한 것 중 하나를 선택하여 D F/F의 입력으로 전달하며, 이는 입력 제어 신호(IC; input control signal)에 의해서 결정된다. 한편, 이웃의 상태 값인
와
은 D F/F과 RSS, 2개의 XOR 논리게이트와 의 연산 동기화를 위해 각각 3클록과 2클록을 각각 지연시킨다.
Ⅳ. 실험 평가
본 절에서는 설계한 PCA 구조를 QCA디자이너[12], [13]를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 PCA 구조 와 비교· 분석한다. 본 실험에서는 쌍(안정)근사(bistable approximation) 방식을 이용하여 시뮬레이션을 수행한다. 이 방 식은 두 가지 상태( 과 )에 기반을 두고, 이 들 이 QCA 셀 간에 미치는 영향을 킹크 에너지(kink energy)로 계 산하여 평가 한다. 설계한 구조를 특정한 상태 값으로 설정하여 시뮬레이션을 수행하기 때문에 쌍근사 방식을 사용한다.
시뮬레이션 수행 시 사용한 조건은 다음과 같다. QCA 셀의 크기는 , 샘플들의 수는 12,800개, 집중성 공차 (convergence tolerance)는 0.001, 효과의 반경(radius of effect)은
, 비유전율(relative permittivity)은 12.9, 클록 높낮이 (clock high/low)는 각각 와 , 레이어간 의 거리(layer sepatarion)는 , 샘플 당 최대 반복횟수는 100회이다.
제안한 PCA 구조의 QCA디자이너 시뮬레이션 수행 결과는 그림 8과 같다. 초기 상태 값
이 PCA 구조에 입력되어 출력될 때까지의 4사이클이 소요가 되고, CLK 신호가 상승 에지 트리거일 경우에 D F/F의 저장된 상태 값이
그림 8. 제안한 PCA 구조의 QCA디자이너 시뮬레이션 수행 결과
Fig. 8. QCADesigner simulation result of the proposed PCA architecture.
출력되므로 최초의 출력 상태 값은 6클록이 지난 다음에 나타 난다. 예를 들어, 그림 8 내의 최초의 초기 상태 값
과 자신 의 왼쪽과 오른쪽 이웃들의 초기 상태 값
과
은 모두 0이고, CLK의 신호가 처음으로 상승 에지 트리거일 경우 규칙신호(RC; rule control)는 0이므로
과
만 XOR 불대수 연산을 수행한다. 그 결과 상태 값
은 0이 출 력됨을 알 수 있고, 이것이 다음 시간 단계의 입력으로 전달된 다. 이러한 과정이 반복되어 다음 시간 단계의 상태 값
은 1이 출력된다. 이를 통해 제안한 PCA 구조는 입력되는 상태 값 에 대해 올바른 결과가 출력되는 것과 노이즈의 발생이 없음을 알 수 있다.
제안한 PCA 구조의 평가를 위해 소요된 회로의 크기와 입·
출력 간의 지연시간을 분석한다. 제안한 PCA 구조는 총 288개 의 셀을 사용하였고, 회로 전체 크기에 해당하는 셀의 수는 992(= 31×32)개이다. 이를 통해 제안한 PCA 회로의 밀집 율 이 대략적으로 29%임을 알 수 있고, 회로 하나의 크기는
임을 QCA디자이너의 시뮬레이 션 결과를 통해 확인 했다. 소요된 지연시간은 4사이클(cycle) 또는 16클록(clock)이다. 이것은 1사이클이 4클록으로 구성되 기 때문이다.
기존의 전자회로에서 사용되는 PCA 구조와 제안한 것과의
설계 측면에서의 차이점은 다음과 같다. 기존 것의 설계 단위는
마이크로미터()인 반면에 제안한 PCA의 설계 단위는 나노
미터( )로서 기존에 비해 더 소형화된 구조로 설계가 가능 했다. QCA에 기반을 둔 배선 연결 또는 교차를 설계할 경우 기 존의 전자회로와 달리 데이터 전달을 위한 QCA 클록킹을 고려 해야 하므로 별도의 연결 회로 모듈이나 교차 기법을 노이즈의 발생 없이 설계해야 했다. 이것은 기존의 전자회로에서는 전원 의 인가 여부에 대한 동작을 수행하는 역할을 수행했지만 QCA 구조에서는 배선이 셀들로 구성되어 있기 때문에 전원의 인가 뿐만이 아니라 데이터의 전송의 역할을 수행하기 때문이다.
한편, 회로의 크기와 효율성을 고려한 설계 시 기존의 전자 회로에서는 논리 게이트들의 배치에 따라 전체의 크기와 지연 시간이 상이하지만 제안한 구조에서는 설계한 배선간의 노이 즈 발생과 QCA 클록킹을 고려하기 때문에 배선 중심의 설계가 매우 중요했다. 이를 통해 제안한 PCA 구조는 나노 규모의 설 계가 가능했고, QCA디자이너를 통해 올바른 결과가 도출되는 것을 확인하였다.
Ⅴ. 결 론
본 논문에서는 QCA에 기반을 둔 효율적인 PCA 구조를 제 안했다. 제안된 PCA 구조는 CLK의 신호가 상승 에지 트리거 일 경우에만 동작하는 D F/F를 사용하였고, 배선 교차가 없는 XOR 논리 게이트를 이용하여 지연시간을 단축하였다. 배선의 연결과 입력의 제어의 동작을 수행하기 위해 ICS를 기존의 멀 티플렉서의 개념을 이용하여 설계하였고, 규칙 90과 150 중 하 나를 선택하는 규칙 제어 스위치인 RSS를 MV 게이트를 이용 하여 설계했다. 제안한 PCA 구조의 정확성과 효율성을 평가하 기 위해 QCA디자이너를 이용하여 시뮬레이션을 수행했고, 그 결과 노이즈의 발생 없이 입력에 대응되는 올바른 결과가 출력 됨을 확인했다.
향후 연구로는 QCA 특성을 이용한 새로운 형태의 D F/F의 설 계를 통해 PCA 회로의 입·출력간의 지연시간을 단축하는 것이다.
감사의 글
본 연구는 2014년도 정부(교육과학기술부)의 재원으로 한 국연구재단의 지원을 받아 수행된 기초연구사업(NRF- 2012R1A1A2008348)의 결과물입니다.
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신 상 호 (Sang-Ho Shin)
2006년 8월 : 금오공과대학교 응용수학/컴퓨터공학 (이/공학사) 2008년 8월 : 경북대학교 전자전기컴퓨터학부 (공학석사) 2009년 3월 ~ 현재 : 경북대학교 컴퓨터학부 박사수료
※관심분야 : 양자점 셀룰라 오토마타, 양자암호, 고속암호 알고리듬
이 길 제 (Gil-Je Lee)
2007년 2월: 경일대학교 컴퓨터공학과 (공학사) 2010년 2월: 경북대학교 정보통신학과 (공학석사) 2011년 3월 ~ 현재 : 경북대학교 컴퓨터학부 박사수료
※관심분야 : 비밀공유, 스테가노그래피, 보안 프로토콜
유 기 영 (Kee-Young Yoo)
1976년 2월 경북대학교 수학교육과 (이학사) 1978년 2월 한국과학기술원 전산학과 (공학석사)1992년 3월 : 미국 Rensselaer Polytechnic Institute 전산학과 (공학박사) 1978년 3월 ~ 현재 : 경북대학교 컴퓨터학부 교수
※관심분야 : 암호학, 정보보호, 유비쿼터스보안, 네트워크보안, 스테가노그래피, 인증프로토콜
