A Multiple Gain Controlled Digital Phase and Frequency Detector for Fast Lock-Time

논문 2014-51-2-8

빠른 Lock-Time을 위한 다중 이득 제어 디지털 위상 주파수 검출기

( A Multiple Gain Controlled Digital Phase and Frequency Detector for Fast Lock-Time )

홍 종 필

^{* *}

^ⓒ

요 약

본 논문은 다중 이득 제어를 통하여 빠른 lock-time을 갖는 디지털 위상 주파수 검출기 회로를 제안한다. 기준신호와 피드 백 신호의 위상 차이가 클 때, 위상 차이가 적으면서 lock에 근접했을 때, lock 이후의 세 경우에 따라 디지털 위상 동기 루프 의 이득을 다르게 설정하여 lock-time을 효과적으로 줄일 수 있다. 시뮬레이션 결과를 통해 제안된 기법을 적용함으로써 기존 의 단일 이득 제어 구조보다 lock-time을 약 100배 개선시킬 수 있음을 확인하였다.

Abstract

This paper presents a multiple gain controlled digital phase and frequency detector with a fast lock-time. Lock-time of the digital PLL can be significantly reduced by applying proposed adaptive gain control technique. A loop gain of the proposed digital PLL is controlled by three conditions that are very large phase difference between reference and feedback signal, small phase difference and before lock-state, and after lock-state. The simulation result shows that lock-time of the proposed multiple gain controlled digital PLL is 100 times faster than that of the conventional structure with unit gain mode.

Keywords

Ⅰ. 서 론

모바일 SoC 기술의 급속한 발전에 따라 저전압, 저 전력 및 초소형의 고사양 회로 설계가 요구되고 있으 며, 이를 해결하기 위해 초미세 디지털 CMOS 공정을 이용한 디지털 설계가 대세를 이루고 있다. 그러나 기 존의 아날로그 위상 동기 루프 회로의 경우 저전압, 낮

*

정회원, 충북대학교 전자정보대학 전기공학부

(Department of Electrical Engineering, Chungbuk National University)

ⓒ Corresponding Author(E-mail: [email protected])

※ 이 논문은 2012년도 충북대학교 학술연구지원사업 의 연구비 지원에 의하여 연구되었음

접수일자: 2013년11월9일, 수정완료일: 2014년1월29일

은 출력 임피던스, 누설전류 증가에 의해서 새로운 기 술 요구를 만족하기 어려운 문제가 있다

^[1]

최근 발표된 초소형, 저전력의 뱅뱅 위상 주파수 검 출기를 사용한 디지털 위상 동기 루프 구조는 아날로그 위상 동기 루프를 대체하여 향후 모바일 시스템 온 칩 (SoC) 어플리케이션용 클럭 발생기 구조로써 각광 받 을 것으로 예상된다

^[2～8]

본 논문에서는 기준신호와 피드백 신호의 위상차에 따라 위상 동기 루프의 이득을 가변적으로 조절하여 다중 이득을 가짐으로써 지터 또는 위상 잡음 성능은 악화되지 않으면서, lock-time을 효과적으로 개선시킬 수 있는 새로운 디지털 위상 주파수 검출 기법을 제안 한다.

Ⅱ. 다중 이득 제어 디지털 위상 주파수 검출기

그림 1은 기존 뱅뱅 디지털 위상 동기 루프 회로의 시간에 따른 디지털 제어 발진기 사이클 및 뱅뱅 위상 주파수 검출기의 출력 파형을 보여주고 있다

^[3]

그림 1. 시간에 따른 기존 뱅뱅 디지털 위상 동기 루프 회로의 디지털 제어 발진기 사이클과 뱅뱅 위 상 주파수 검출기 출력 파형

Fig. 1. Output waveforms of DCO cycle and bang-bang PFD in conventional BBDPLL.

이득을 큰 값을 갖도록 설계하였다. 따라서 기존의 뱅 뱅 디지털 위상 주파수 검출기는 단일 이득으로 동작하 는데 반해, 제안된 구조는 경우에 따라 유연성 있게 세 가지의 다중 이득을 갖는다.

그림 2는 본 논문에서 제안하는 다중 이득 제어 디지 털 위상 주파수 검출기의 블록다이어그램을 보여주고 있다. 그림 2에서 UP 카운터는 UP 신호를 모니터링 하 여 중간이득인 Mid_En을 생성 및 제어하며, 초기에는 Mid_En 신호가 Enable되어 있다가, 특정 에지 개수를 넘으면 Mid_En 신호를 Disable시킨다. 피드백 신호 (FFEED)의 위상 및 주파수를 기준 신호(FREF)와 비 교하여 느리면 UP 신호가 Enable된다. 피드백 신호의 위상이 기준 신호 보다 매우 느리거나 매우 빠른 경우, 즉 그림 2의 E_FREF 보다 빠르거나, L_FREF보다 느 리면 큰 이득 값을 제어하는 Gain_Boost 신호가 Enable된다.

제안된 디지털 위상 주파수 검출기는 Gain_Boost, Mid_En 그리고 UP 신호에 기반하여 디지털 위상 동기 루프의 비례 이득(P_Gain)과 적분 상수(I_Const) 값을 제어한다. UP 신호는 이득의 극성을 결정하여 UP 신호 가 High이면 양의 값이, Low이면 음의 이득 값이 출력 된다. 제안된 위상 동기 루프는 경우에 따라 세 가지 이 득 모드로 동작하게 되는데 우선, Gain_Boost 신호가 Enable되면 Mid_En 신호에 상관없이 P_Gain과 I_Gain 에 큰 이득(HG)이 선택된다. 둘째, Gain_Boost 신호가 Disable되고 Mid_En 신호가 Enable된 경우에는 중간이 득(MG)이 선택된다. 마지막으로, Gain-Boost와

그림 2. 제안된 다중 이득 제어 디지털 위상 주파수 검 출기 블록다이어그램

Fig. 2. Block diagram of proposed multiple gain controlled phase and frequency detector

(MGC-PFD).

(a)

(b)

그림 3. 제안된 다중 이득 제어 디지털 위상 주파수 검 출기의 출력 파형 (a) 주파수 (b) UP, Gain Boost, Mid_En 신호

Fig. 3. Transient behavior of proposed MGC-PFD (a) output frequency (b) UP, Gain_Boost, and Mid_En signals.

Mid_En 신호 모두 Disable된 경우, 즉 위상 동기 루프 가 목표 주파수 근처에 도달하거나 Lock된 이후에는 작은 이득 값(LG)이 설정된다.

그림 3은 제안된 다중 이득 제어 디지털 위상 주파수 검출기의 시간에 따른 동작파형을 보여주고 있다. 그림 3의 (a)에서 보는 바와 같이 빨간 실선의 제안된 다중 이득 제어 디지털 위상 주파수 검출기 회로를 적용하면 검은 실선의 기존 단일 이득 제어 구조에 비교하여 디 지털 위상 동기 루프의 lock-time을 효과적으로 감소시 킬 수 있다.

Ⅲ. 시뮬레이션 결과

그림 4는 제안된 다중 이득 제어 위상 주파수 검출기 (MGC-PFD)를 적용한 디지털 위상 동기 루프 블록다 이어그램을 보여주고 있다. 루프 지연을 최소화하기 위 해 위상 주파수 검출기의 출력 비례 이득(P_Gain)은 디

그림 4. 제안된 다중 이득 제어 위상 주파수 검출기를 적용한 디지털 위상 동기 루프 블록다이어그램 Fig. 4. Block diagram of digital PLL with proposed

MGC-PFD.

지털 루프 필터(DLF)를 거치지 않고 바로 디지털 제어 발진기에 연결된다. 적분 상수(I_Const)는 디지털 루프 필터의 입력으로 사용되어 디지털 제어 발진기의 정수 어레이(Integer) 디지털 코드 값과 분수(Fractional) 코 드 값을 제어한다. 분수 값은 기존의 2차 시그마 델타 모듈레이터를 사용하여 3 비트 폭의 디더(Dither) 출력 으로 디지털 제어 발진기를 제어하여 유효 주파수 해상 도를 높일 수 있다. 디지털 제어 발진기의 입력 비례 이 득, 정수어레이, 디더는 모두 thermometer 코드로 동작 하며 코드 값만큼의 단위 디지털 제어 발진기 이득(D

^I

그림 5의 점선은 그림 4의 디지털 루프 필터(DLF) 블록다이어그램을 보여준다. 디지털 루프 필터는 누산 기(Accumulator), D-플립플롭(D-FF), 행/열 디코더 (Row/Column Decoder)로 이루어진다. 누산기는 제안 된 다중 이득 제어 디지털 위상 주파수 검출기의 출력 인 적분 상수를 입력으로 받아 이전의 누산기 출력에

그림 5. 그림 4의 디지털 루프 필터 블록다이어그램 Fig. 5. Block diagram of Digital Loop Filter (DLF) in Fig.

4.

그림 6. 기존의 2차 매쉬 시그마 델타 모듈레이터 Fig. 6. Conventional second order MASH sigma delta

modulator.

더하여 그 값을 저장하고 합(Sum)과 올림(Carry)을 출 력으로 내보낸다. 합 출력은 2차 시그마 델타 모듈레이 터(ΔΣM)와 D-플립플롭의 입력으로 사용되고, D-플립 플롭은 샘플링 클럭(Fdth)에 동기화 되어 누산기의 출 력인 합의 값을 누산기의 두 번째 입력으로 다시 피드 백 한다. 누산기의 올림 값은 행/열 디코더의 입력으로 보내지고, 행/열 디코더는 이를 모니터링 하여 디지털 제어 발진기의 정수 비트를 제어한다.

디지털 위상 동기 루프의 적분 이득은 적분 상수에 누산기의 연산비트 폭을 나눈 값으로 설정되므로, 두 파라미터를 조절하여 원하는 적분 이득을 설정할 수 있 다. 본 논문에서는 시뮬레이션을 위하여 그림 5에서 보 는 바와 같이 누산기의 연산비트 폭을 6비트로 설정하 여 적분 이득을 1/64를 가지도록 설계하였다. 그림 6은 2차 시그마 델타 모듈레이터를 보여준다. 시뮬레이션을 위해 기존의 가장 많이 사용되는 매쉬(MASH) 시그마 델타 모듈레이터를 적용하였으며, 시그마 델타 모듈레 이터에 사용되는 누산기의 비트연산 폭은 그림 5의 누 산기와 같은 6 비트로 설계하였다.

제안된 다중 이득 제어 디지털 위상 주파수 검출기의 우수성은 Cppsim system simulator package 툴을 사용 하여 검증하였다. 그림 4에서 제안된 다중 이득 제어 디지털 위상 주파수 검출기와 디지털 루프 필터, 2차 매쉬 시그마 델타 모듈레이터, 주파수 분주기(/M과 /N) 는 verilog 코드를 사용하여 실제로 구현하였으며, 디지 털 제어 발진기는 CppSim에서 제공하는 모듈을 적용하 여 VppSim 시뮬레이션을 통해 성능을 확인하였다

^[9～10]

하였다. 주파수 나누기 회로의 N 값은 200, M은 4로 설 정하여 2차 시그마 델타 모듈레이터의 샘플링 클럭 (Fdth)을 500MHz가 되도록 하였다.

1. 기존의 뱅뱅 디지털 위상 주파수 검출기

그림 7은 기존의 단일 이득 제어 뱅뱅 디지털 위상 주파수 검출기를 적용한 디지털 위상 동기 루프에서 비 례 이득에 따른 lock-time과 위상 잡음 시뮬레이션 결 과이다. 적분 이득은 1/64로 고정하고, 비례 이득만을 변화시켰다. 그림 7 (a)에서, 비례 이득이 큰 경우 (P_Gain=1, 검은색 실선)의 lock-Time이 170 usec로 비례 이득이 작은 경우(P_Gain=1/5, 파란색 실선)의 700 usec에 비해 약 4배 빠름을 알 수 있다. 따라서 빠 른 lock-time 성능을 얻기 위해서는 비례 이득을 크게

(a)

(b)

그림 7. 기존의 단일 이득 제어 위상 주파수 검출기의 P_Gain=1(검은색 실선)과 P_Gain=1/5(파란색 실 선)인 디지털 위상 동기 루프 시뮬레이션 결과 (a) Lock-time (b) 위상 잡음

Fig. 7. Simulation results of conventional Bang-Bang PFD based digital PLL with P_Gain=1(black) and P_Gain=1/5(blue) (a) Lock-time (b) Phase noise.

설정해야 한다.

그러나 큰 비례 이득은 디지털 위상 동기 루프의 비 선형 특성을 강화시켜 그림 7의 (b)에서 보는 바와 같 이 스퓨리어스(Spurious) 톤을 발생시키고 위상 잡음 성능을 악화 시키는 원인이 된다. 그 결과 대부분의 단 일 이득 제어 구조에서는 비록 lock-time이 오래 걸리 더라도 우수한 위상잡음이나 지터 성능을 얻기 위해서 는 작은 비례 이득을 설정하였다. 하지만 DVFS 매니지 먼트 기법을 적용하기 위해서는, 디지털 위상 동기 루 프의 느린 lock-time 문제를 반드시 해결해야 한다.

2. 다중 이득 제어 디지털 위상 주파수 검출기 제안된 다중 이득 제어 디지털 위상 주파수 검출기는 기존의 단일 제어 뱅뱅 디지털 위상 주파수 검출기의 작은 비례 이득을 적용한 경우와 비교했을 때, 낮은 위 상 잡음 및 지터 성능은 유지면서 동시에 lock-time을 효과적으로 줄일 수 있는 장점이 있다. 시뮬레이션을 통한 검증을 위해 그림 2의 제안된 다중 이득 제어 디 지털 위상 주파수 검출기에서 출력이 큰 이득(HG), 중 간 이득(MG), 작은 이득(LG)인 경우에 따라 비례 이득 을 6, 2, 1/5로, 적분 이득은 1/4, 1/8, 1/64이 되도록 파 라미터를 설정하였다.

그림 8의 시뮬레이션 결과에서 보는 바와 같이 그림 7의 (a)에서 비례 이득이 큰(P_Gain=1, 검은색) 기존의 단일 이득 제어 구조 보다 제안된 다중 이득 제어 디지 털 위상 주파수 검출기를 적용한 위상 동기 루프의

그림 8. 기존의 단일 이득 제어 위상 주파수 검출기의 P_Gain=1(검은색)과 제안된 다중 이득 제어 위 상 주파수 검출기(빨간색)를 적용한 디지털 위 상 동기 루프의 lock-time 시뮬레이션 결과 Fig. 8. Lock-time simulation result of conventional

BB-PFD with P_Gain=1(black) and proposed MGC-PFD PFD(red) based PLLs.

그림 9. 기존의 단일 이득 제어 위상 주파수 검출기의 P_Gain=1/5(파란색)과 제안된 다중 이득 제어 위 상 주파수 검출기(빨간색)를 적용한 디지털 위 상 동기 루프의 위상 잡음 시뮬레이션 결과

BB-PFD with P_Gain=1/5(blue) and proposed MGC-PFD(red) based PLLs.

lock-time이 170 usec에서 6 usec로 약 28배 개선되는 것을 확인하였다. 뿐만 아니라, 제안된 다중 이득 제어 구조는 lock된 이후에는 그림 7 (b)의 작은 비례 이득의 기존 뱅뱅 디지털 위상 주파수 합성기와 같은 이득 (P_Gain=1/5, I_Gain=1/64)으로 동작하므로 그림 9의 시 뮬레이션 결과에서 보는 바와 같이 위상 잡음이 기존의 작은 단일 비례 이득 구조와 같음을 확인 할 수 있다.

결과적으로 제안된 다중 이득 제어 위상 주파수 검출기 회로를 적용하면, 단일 이득 구조에서 작은 이득을 적 용할 때와 동일 수준의 우수한 위상 잡음 성능과 큰 이 득을 사용할 경우보다 훨씬 빠른 lock-time 성능을 모 두 얻을 수 있다.

그림 10은 본 논문에서 제안된 다중 이득 제어 기법 을 적용한 디지털 위상 동기 루프의 Transient 시뮬레 이션 결과를 나타낸다. 2장에서 설명한 바와 같이 디지 털 위상 동기 루프는 Lock 근처에 도달하면 UP 신호가 빠르게 High와 Low로 변하는 것을 그림 10의 (a)를 통 해 확인 할 수 있다. 그림 10의 (b)에서 제안된 구조의 lock 검출기는 UP 신호의 상승에지가 8번 이상 되면 lock 신호가 Enable되도록 설계하였으며, 제안된 다중 이득 제어 기반 디지털 위상 동기 루프의 Lock-time은 6 usec임을 확인 하였다. 그림 10 (c)를 통해서 Mid_En 신호(빨간색)는 초기에 Enable 되어 있다가 UP 신호의 상승에지가 4번 이상이 되면 disable됨을 확인할 수 있 고, 기준신호와 피드백 신호의 위상차가 큰 경우 Gain-boost 신호(파란색)가 Enable됨을 확인할 수 있

(a) UP 신호

(b) Lock 신호

(c) Gain_Boost(파란색)와 Mid_En(녹색) 신호

(d) P_Gain 변화

(e) I_Const 변화

(f) DCO code 그림 10. 제안된 디지털 위상 동기 루프의 Transient Behavior

Fig. 10. Transient Behavior of proposed digital PLL.

Lock-Time Simulation (Number of cycles) Unit-gain

BBPFD 7000

[2] 650

[11] 300

This

work 60

표 1. 기존의 뱅뱅 디지털 위상 동기 루프와 제안된 구조의 잠김시간 성능 비교표

Table 1. Lock-time comparison with previous BBDPLLs.

다. Gain_Boost와 Mid_En, 그리고 UP 신호에 따라서 비례 이득(P_Gain)과 적분 상수(I_Const)가 세 가지의 이득 모드로 동작함을 그림 10의 (d), (e) 시뮬레이션 결과에서 확인 할 수 있다. 그림 10의 (f)을 통해서 제 안된 다중 이득 제어를 적용한 디지털 위상 동기 루프 는 lock되기 이전에는 큰 이득과 중간 이득에 의해 디 지털 제어 발진기의 코드가 크게 변하다가 lock 근처에 도달하면 그림 4의 디더 입력에 의한 3비트와 작은 비

례 이득에 의한 0.2비트 변화에 의해 총 3.2개의 디지털 제어 발진기 주파수 이득이 변함을 확인 할 수 있으며, 이는 기존의 작은 단일 이득 뱅뱅 디지털 위상 동기 구 조와 동일하게 동작함을 알 수 있다.

표 1은 제안된 위상 주파수 검출기와 기존의 뱅뱅 위 상 주파수 검출기를 적용한 디지털 위상 동기 루프의 잠김시간 성능 비교표이다.

Ⅳ. 결 론

본 논문에서는 디지털 위상 동기 루프의 위상 주파수 검출기 출력이 lock 근처에서 빠르게 변화하는 특성과 기준신호와 피드백 신호의 위상차를 이용하여 다중 이 득 제어를 갖는 디지털 위상 주파수 검출기를 제안하였 다. 제안된 다중 이득 제어 디지털 위상 주파수 검출기 를 디지털 위상 동기 루프에 적용하면 기존의 구조에 비해 우수한 위상 잡음 또는 지터 성능은 유지하면서 lock-time을 효과적으로 줄일 수 있다. 시뮬레이션을

저 자 소 개 홍 종 필(정회원)

2005년 한국항공대학교 항공전자 공학과 학사 졸업.

2007년 KAIST 정보통신공학과 석사 졸업.

2010년 KAIST 정보통신공학과 박사 졸업.

2010년 3월～2012년 8월 삼성 전자 시스템 LSI 사업부 책임 연구원.

2012년 9월～현재 충북대학교 전자정보대학 조교수

<주관심분야 : 혼성신호회로 설계, RF/Analog 집 적회로 설계, 초고주파 신호원 설계>

통하여 제안된 구조의 우수성을 검증하였으며 기존의 작은 단일 이득 제어 구조에 비해 제안된 다중 이득 제 어 디지털 위상 동기 루프의 lock-time이 700 usec에서 6 usec로 거의 100배 정도 개선되는 것을 확인하였다.

제안된 디지털 위상 주파수 검출기는 빠른 응답 속도를 요구하는 DVFS 매니지먼트 시스템을 적용한 SoC용 디지털 위상 동기 루프 구조에 활용할 수 있을 것으로 기대된다.

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