CMOS Rectifier for Wireless Power Transmission Using Multiplier Configuration

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논문 2013-50-12-7

Multiplier 설정을 통한

무선 전력 전송 용 CMOS 정류 회로

( CMOS Rectifier for Wireless Power Transmission Using Multiplier Configuration )

정 남 휘^*, 배 윤 재^*, 조 춘 식^**^*

( Nam Hwi Jeong, Yoon Jae Bae, and Choon Sik Cho^ⓒ)

요 약

우리는 MOSFET Layout 단계에서 Multiplier 구성을 통한 Common centroid layout 방식을 사용한 무선 전력 전송 용 CMOS 정류회로를 제안한다. 제안하는 정류회로는 기존의 다이오드를 사용하지 않은 Cross-coupled MOSFET 정류회로로 13.56 MHz에서 동작한다. 전력 소모를 최소화하고, 높은 주파수까지 동작하기 위하여 Full bridge 정류회로에서 효율을 높이기 위한 비교기를 제거하였다. Layout 단계에서 Multiplier 구성을 통한 Common centroid layout 방식은 Chip-layout 상에서 MOSFER의 Finger에 의해 길어진 연결 선로에 존재하는 기생 직렬 저항과 병렬 Capacitor에 의해 발생하는 시간 지연을 줄 이기 위해 고안되어, 천이 시간을 줄여 Cross-coupled 구조의 On-상태에서 Off-상태, 혹은 그 반대의 상태 변화를 빠르게 한 다. 이는 빠른 상태 변화 시간으로 인해 전력 변환 효율을 증가시킨다. 본 정류회로는 0.11μm CMOS 공정으로 제작되었으며, 전력 변환 효율은 최대 86.4%로 측정되었으며, 600 MHz 이상까지 높은 전력 변환 효율을 가지며, 이는 현재 발표된 것 중, Cross-coupled 구성을 기반으로 한 정류회로 중 가장 높은 성능을 가진다.

Abstract

We present a rectifier for wireless power transmission using multiplier configuration in layout for MOSFETs which works at 13.56 MHz, designed to fit in CMOS process where conventionally used diodes are replaced with the cross-coupled MOSFETs. Full bridge rectifier structure without comparators is employed to reduce current consumption and to be working up to higher frequency. Multiplier configuration designed in layout reduces time delay originated from parasitic series resistance and shunt capacitance at each finger due to long connecting layout, leading to fast transition from on-state to off-state cross-coupled circuit structure and vice versa. The power conversion efficiency is significantly increased due to this fast transition time. The rectifier is fabricated in 0.11μm CMOS process, RF to DC power conversion efficiency is measured as 86.4% at the peak, and this good efficiency is maintained up to 600 MHz, which is , to our best knowledge, the highest frequency based on cross-coupled configuration.

Keywords: Wireless power transmission, Power conversion efficiency, Rectifier, Layout parasitic, Multiplier

* 학생회원, ^** 정회원, 한국항공대학교 항공전자 및 정 보통신공학부

(School of Electronics, Telecommunication and Computer Engineering, Korea Aerospace university)

※ 이 논문은 2012년도 정부(교육부)의 재원으로 한국 연구재단의 지원을 받아 수행된 기초연구사업임 (NRF-2012R1A1A2008263).

접수일자: 2013년7월23일, 수정완료일: 2013년11월27일

Ⅰ. 서 론

최근, 에너지와 IT의 융합에 대한 관심이 증가하고, 그에 따라 녹색-IT 산업이라는 개념이 생겨났다. 그 중 내부 공급 전원 없이 무선으로 에너지를 전송하는 무선 전력 전송 기술 (Wireless Power Transmission, WPT)

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그림 1. 무선 전력 전송의 블록도

Fig. 1. The block diagram of WPT system.

이 발전하고 있고, 이는 데이터를 전송하는 것이 아닌 단순한 반송파를 사용하여 전자기파 에너지를 필요한 전력으로 변환하여 사용하는 기술이다.^[1] 무선 전력 전 송의 방식은 자기 유도, 자기 공명, 전자기파 방사 방식 으로 나뉘고, 이 세 방식은 에너지 전송 방식에 차이를 둘 뿐, 전자기 에너지를 필요한 전력으로 변환하는 회 로 구성의 측면에서는 큰 차이를 보이지 않는다.

그림 1은 자기 유도 방식을 사용한 무선 전력 전송 시스템의 블록도이다. 자기 유도 방식은 단일 코일을 사용하여, 자기장에 의한 전류 유도 현상을 사용한 에 너지 전송방식을 사용하며, 에너지 전송부를 제외한 수 신기의 회로 구성은 다른 방식과 유사하다.

무선 전력 전송의 성능을 나타내는 지표 중 전력 변 환 효율 (Power Conversion Efficiency, PCE)은 중요한 평가 지표이기 때문에, 무선 전력 전송의 송, 수신기의 효율을 최대한 높게 설계해야 한다. 정류기는 WPT 시 스템의 모든 블록들 사이 중 PCE를 결정하는 데 가장 큰 역할을 하고 있다. 기본적으로 정류회로는 Full bridge 정류회로 구성이며, 다이오드를 많이 사용하여 정류된 출력 전압에 다이오드의 임계 전압 값의 두 배 에 해당하는 전압 강하가 나타난다. 이러한 이유로, 다 이오드 Full bridge 정류회로는 대부분의 경우 매우 낮 은 PCE를 보이므로 IC 제조에는 적합하지 않다. 따라 서 IC로 제작하는 정류회로는 MOSFET으로 대체하여 설계하며, 효율적인 동작을 위해 cross-coupled 구조를 적용한다. 그리고 정류회로가 초기 상태에는 MOSFET 의 스위칭이 문제없이 동작하지만, steady state에서는 높아진 드레인 전압에 의해 불안정한 스위칭 동작을 하 며, 이는 비교기를 사용하여 상태를 안정화 시킬 수 있 다.^[2] 하지만 우리는 비교기에서 소모되는 추가 전력 손 실을 줄이고자 비교기를 없애고, MOSFET의 동작 성 능을 향상시켜 PCE를 높이고, 간단한 구조의 정류회로 를 제안한다.

Ⅱ. 본 론

1. 기존의 정류회로

그림 2는 무선 전력 전송 시스템의 수신기에 사용되 는 일반적인 다이오드 Full bridge 정류회로이다. 다이 오드 정류회로는 다이오드의 임계 전압 값에 의한 전압 강하가 출력에 영향을 주어 PCE를 낮추기 때문에 이는 IC 제조에 적합하지 않다. 그러므로 정류회로의 대부분 은 다이오드를 그림 3처럼 Cross-coupled MOSFET으 로 대체하여 사용한다.^[3] 이 CMOS 정류회로는 입력 신 호에 따라 self-start up이 되고 PCE가 80% 가까이 된 다. 이 회로는 Steady state에서 입력 신호의 변화에 따 라 2가지 모드로 동작하게 된다.

각 모드는 입력에서 PMOS의 Threshold 전압 (Vthp) 간의 관계로, 첫 번째 모드는 입력 신호 Vinp가 Vthp보다 작을 때로, 전류가 흐르지 못해 출력단에 전력을 전달 할 수 없다. 두 번째 모드는 Vinp가 Vthp보다 클 때, PMOS를 통해 전류가 흘러 출력단에 전력을 전달 할 수 있게 된다. 하지만 MOSFET은 내부의 기생 저항과 커패시턴스 성분이 발생하고, 이로 인해 시정수가 증가 하게 되어 불안정한 스위칭이 일어난다. 그로 인해 MOSFET의 on-상태와 off-상태로의 변환이 지연이 되 고, MP1과 MP2 간 상태의 중첩이 발생하고 그로 인하 여 출력단 방향으로 흘러야 하는 전류가 반대로 흐르는 누설 전류 (Leakage current)가 발생한다. 이 누설 전류 는 정류회로의 PCE를 저하시키는 요인이고, 이러한 상 태의 중첩으로 인한 문제점을 해결하기 위하여 PMOS 게이트 입력에 비교기를 추가하여 PMOS의 시정수를 고려하여 on-상태와 off-상태를 조절하여 중첩 상태를 없애고, 그로 인한 누설 전류를 줄이는 방법이 많이 연

V^AC

V^DC

VGND

C^L R^L

그림 2. 일반적인 다이오드 full bridge 정류회로.

Fig. 2. The conventional diode full bridge rectifier.

(3)

V^AC

V^DC

V^GND C^L RL

MP1 MP2

그림 3. MOSFET을 사용한 cross-coupled 정류회로.

Fig. 3. The cross-coupled rectifier using MOSFET.

구되고 있다. 하지만 비교기의 사용은 추가적인 전력 소모를 초래하고, 비교기의 전력 손실이 꽤 크다면 이 또한 PCE를 저하시키는 요인이 된다. 따라서 우리는 제안하는 정류회로에서 비교기를 사용하지 않고, 간단 한 CMOS cross-coupled 정류회로에서 누설 전류를 줄 여 PCE를 증가하는 방법에 대하여 제안한다.

2. 제안하는 정류회로

우리는 그림 4와 같은 Multiplier 구성을 적용한 CMOS cross-coupled 정류회로를 제안한다. 그림 4에 서 Cross-coupled 정류회로 부분을 제외한 나머지 부분 은 능동 벌크 바이어싱 (Active Bulk Biasing, ABB) 회 로로 특별한 입력 DC 전압이 없는 무선 전력 전송의 경우 PMOS의 벌크 전압으로 설정할 값이 없어 PMOS 의 구동 시 매우 불안정할 수 있는 것을 방지하는 역할 을 한다.^[4] 입력 및 출력 전압의 변화에 따라 PMOS에 알맞은 벌크 전압을 인가하는 회로로, PMOS의 Vthp를 능동적으로 조절하는 역할을 하여 정류회로의 PCE를 높이는 역할을 한다.

V^AC

VDC

VGND

CL RL

MP1 MP2

MN1 MN2

ABB ABB

Cross-Coupled Rectifier

그림 4. 제안하는 CMOS cross-coupled 정류회로.

Fig. 4. The proposed CMOS cross-coupled rectifier.

또한 제안하는 정류회로의 CMOS cross-coupled 정 류회로는 MOSFET에서 발생하는 전압강하를 줄이기 위하여 MOSFET의 크기를 크게 설정한다. 하지만 이 로 인해 발생하는 기생 값의 영향이 커지고, 앞서 말한 것과 같이 기생 값으로 생기는 시정수의 영향이 정류회 로의 PCE를 줄어들게 하는 결과를 초래한다. 따라서 우리는 정류회로를 구성하고 있는 MOSFET의 Layout 단계에서 Multiplier 설정을 통하여 전체적으로 보았을 때엔 크기가 커 보이는 MOSFET을 동작 시엔 작은 MOSFET과 같은 성능을 가지도록 한다. 그림 5는 Multiplier 설정을 하지 않은 MOSFET의 Layout으로, MOSFET의 각 Finger 별 기생 저항과 커패시턴스가 발생하고 이 값이 시정수를 증가시키게 된다. 그림 5에 서처럼 MOSFET의 Drain 단자가 여러 개의 Finger로

그림 5. Multiplier 구성을 적용하지 않은 MOSFET의 Layout.

Fig. 5. Layout of M1

OSFET without Multiplier configuration.

그림 6. Multiplier 구성을 적용한 MOSFET의 Layout.

Fig. 6. Layout of MOSFET with multiplier configuration.

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이뤄져 있다면, 각 Finger 당 발생하는 단위 시간 지연 은 rd✕Cd 가 되고, N 개의 Finger가 존재할 경우 전체 시간 지연은 N✕rd✕Cd 가 된다. 포스트 레이아웃 시뮬 레이션을 통하여 각 단자에서 발생하는 기생 저항과 커 패시턴스는 0.29 Ω과 1.9 fF으로 확인이 되어, 이는 MOSFET의 Finger를 64개로 사용할 경우 큰 시간 지 연을 야기한다. 제안하는 정류회로는 Multiplier 설정을 적용하여 기존의 MOSFET의 Layout과 비교하였을 때, 그림 6과 같이 작아진 크기 (혹은 줄어든 Finger)의 MOSFET이 병렬로 연결된 것과 같은 구성을 한다.

Multiplier 설정은 Layout의 면적을 증가시키는 단점이 있는데, 우리는 비교기를 쓰는 대신 MOSFET의

그림 7. 구형파 입력에 대한 Multiplier 설정에 따른 MOSFET 출력 시뮬레이션.

Fig. 7. Simulated output waveform of MOSFET varying the number of multipliers.

그림 8. 제안하는 정류회로의 칩 현미경 사진.

Fig. 8. Microphotograph of the proposed rectifier.

그림 9. Multiplier 설정을 통한 드레인의 누설 전류 (점선 : M = 1, 실선 : M = 4).

Fig. 9. Simulation result for leakage current at drain.

(Dashed line : M = 1, Solid line : M = 4)

Multiplier로 인한 면적의 증가를 고려하여 Multiplier의 숫자를 4 (M = 4)로 정하였다. 이러한 설정으로 인해 Multiplier가 설정된 MOSFET을 통과하는 전류는 Multiplier를 설정하지 않은 MOSFET과 거의 동일한 전류를 흘릴 수 있는 반면, MOSFET을 4등분으로 나 눠 MOSFET의 전체 Finger가 N으로 적용될 경우 Multiplier 구성으로 인해 N✕rd✕Cd의 시간 지연에 의 해 동작하게 하여 MP1과 MP2(혹은 MN1과 MN2) 간에 상 태 중첩을 줄여 PCE를 높일 수 있다. 그림 7은 MOSFET에 입력으로 구형파를 입력한 경우 Multiplier 설정 값에 따른 출력을 시뮬레이션 해 본 결과로 Multiplier 수(M)가 커질수록 시간 지연이 줄어 입력 신 호가 왜곡 없이 출력되는 것을 확인 할 수 있다. 이 결 과를 토대로 우리는 큰 Multiplier 설정 값을 가지는 것 을 알 수 있지만, Layout 단계에서 Multiplier 설정 값 의 증가로 인한 면적의 증가를 고려해야 하는 것을 유 의해야 한다.

Ⅱ. 시뮬레이션 및 측정 결과

제안하는 정류회로는 1-poly 6-metal (1P6M) 0.11μ m CMOS 공정으로 제작하였다. 그림 8은 제작한 Die chip의 현미경 사진이며, Core의 면적은 0.16 mm² 이다.

측정은 13.56MHz 입력 신호에 대해, 출력 부하로 1 kΩ 저항과 1 nF 캐패시터를 사용하여 측정하였다. 그림 9 는 제안하는 정류회로의 누설 전류에 대한 성능 향상을 보여주는 시뮬레이션 결과이다. 점선은 Multiplier 설정 을 하지 않은 정류회로에서 누설전류가 발생하는 것을

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보여주며, 실선은 제안하는 정류회로로 누설 전류가 발 생하지 않는 것을 확인 할 수 있다. 그림 10은 1.2

입력 신호에 대하여 정류된 DC 출력을 측정한 결과로, DC 출력 전압이 약간의 Ripple이 생기는 것으로 확인 되지만, 출력 전압이 약 1.12 로 측정된 결과를 보이 고 있다. 그림 11은 측정한 전압 변환 효율과 입력 교류 전압 (_)대비 출력 직류 전압 ()에 대한 그래프로 입력 교류 전압이 0.6～1.4인 구간에서 90%이상의 VCE를 가지며, 평균 VCE인 92.54%의 효율은 1.12 V 의 입력 전압에서 측정된다. 측정된 VCE는 식 (1)에서 와 같이 정의 되고, PCE는 식 (2)와 같이 정의된다.

     _

  

 _{ }_{ }

_{ } (1)

    

  

 _{ }

_{ }

(2)

출력 전력은 측정한 평균 출력 DC 전압과 출력 DC 전류로 계산하였다. 그림 9에 보이는 바와 같이 86.4%

의 최대 PCE일 때의 DC 출력 전압은 1.64V이다. 표 1 에 이전에 보고 된 비교기 기반 CMOS 정류기와 비교 하여 정리하였으며, 제안하는 정류기 성능은 기존의 설 계된 정류기에 비해 우월한 것을 알 수 있다. 그림 10에 는 제안하는 정류기는 600 MHz이상의 높은 주파수에 서도 높은 PCE를 유지하고 있음을 보이고 있으며, 이

그림 10. DC 전압 측정 그림과 13.56 MHz의 입력 주파 수에서 AC전압 (_=1 kΩ, _=1nF).

Fig. 10. Measured DC output voltage and AC voltage at 13.56 MHz. (_=1 kΩ, _=1nF).

는 비교적 저속으로 동작하는 비교기를 사용한 정류기 에 비해 단순한 MOSFET구성의 Cross-coupled 정류기 이기 때문에 높은 주파수에서도 동작한다는 것을 알 수 있다. 그림 11은 제안하는 정류기가 부하저항이 1kΩ 이 상일 때 80% 이상의 PCE를 확인할 수 있다.

[2] [4] [6] [7] 본연구

주파수

(MHz) 13.56 13.56 0.2

-1.5

0.125

-1 13.56

공정

0.35 μm CMOS

0.18 μm CMOS

0.35 μm CMOS

0.5 μm CMOS

0.11 μm CMOS

|Vtp|

/Vtn (V)

0.73 /0.55

0.49 /0.42

0.82

/0.69 N/A 0.63

/0.61 입력

크기(|V ac|)

3.5 1.5 2.4 5 1.2

출력 DC 전압(V)

3.2 1.33 2.28 4.36 1.12

부하 저항 (kΩ)

1.8 1 2 1 1

Max.

VCE (%)

92 89 95 87 99

Max.

PCE (%)

87

(sim.) 81.9 87

(sim.) 84.8 86.4 면적

(mm²) 0.0055 0.009 0.4 0.4 0.16

표 1. CMOS 능동 정류기와의 비교표 Table 1. Comparison with CMOS active rectifiers.

그림 11. 입력 주파수가 13.56 MHz일 때 측정한 출력 DC 전압과 VCE 대 입력 전압 (_=1 kΩ).

Fig. 11. Measured DC output voltage and VCE vs input voltage (_=1 kΩ).

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그림 12. 입력 주파수 13.56 MHz일 때 측정한 DC출력 전압과 PCE 대 입력전력 (_=1 kΩ)

Fig. 12. Measured DC out and PCE vs input power.

(_=1 kΩ)

그림 13. 부하저항 (_)의 변화에 따른 PCE 측정값.

Fig. 13. Measured PCE varying the load resistance.

Ⅳ. 결 론

무선전력전송을 위한 매우 높은 효율의 정류회로를 0.11μm CMOS 공정으로 설계 및 제작하였다. 또한 제 안하는 Cross coupled CMOS 정류기의 PCE 극대화를 위해 Multiplier 설정과 Dynamic bulk bias 회로를 추 가로 사용하여 구성하였다. 이 회로에서는 비교기 없이 높은 효율을 가지게 한 정류회로이기 때문에, 비교적 저속으로 동작하는 비교기를 사용한 정류회로에 비해 높은 주파수인 600 MHz까지 작동 할 수 있고, 90 % 이상의 PCE를 유지할 수 있었다. 2_의 RF 입력 신 호조건에서 13.56 MHz 일 때 86.4%의 최대 PCE값을 얻을 수 있었으므로 다른 선행연구와 비교하여 아주 우 수한 결과에 속함을 알 수 있다.

REFERENCES

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