(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2017-0084405 (43) 공개일자 2017년07월20일 (51) 국제특허분류(Int. Cl.)
H03K 17/082 (2006.01) H03K 17/10 (2006.01) H03K 17/687 (2006.01)
(52) CPC특허분류
H03K 17/0822 (2013.01) H03K 17/102 (2013.01)
(21) 출원번호 10-2016-0003289 (22) 출원일자 2016년01월11일 심사청구일자 없음
(71) 출원인
한국전자통신연구원
대전광역시 유성구 가정로 218 (가정동) (72) 발명자
장우진
대전광역시 서구 청사로 70 111동 1402호 ( 월평동,누리아파트)
고상춘
대전광역시 유성구 엑스포로 448 105동 1106호 ( 전민동,엑스포아파트)
(뒷면에 계속) (74) 대리인
특허법인 고려 전체 청구항 수 : 총 20 항
(54) 발명의 명칭 캐스코드 스위치 회로
(57) 요 약
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 보호 회로를 포함할 수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달 할 수 있다. 제 2 트랜지스터는 제 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자로 전 달할 수 있다. 보호 회로는 제 1 트랜지스터의 게이트와 제 2 단자 사이에 연결될 수 있다. 제 1 제어 신호는 제 2 트랜지스터가 통상 온 상태로 동작하도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상 태로 동작하도록 제공될 수 있다.
대 표 도
- 도1a(52) CPC특허분류
H03K 17/6871 (2013.01) (72) 발명자
문재경
대전광역시 유성구 왕가봉로 23
박영락
대전광역시 유성구 가정로 79-2
명 세 서 청구범위
청구항 1제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달하는 제 1 트랜지스터;
제 2 제어 신호에 응답하여 상기 제 1 트랜지스터가 전달하는 상기 신호를 제 2 단자로 전달하는 제 2 트랜지스 터; 그리고
상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에 연결되는 보호 회로를 포함하되,
상기 제 1 제어 신호는 상기 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공되고, 상기 제 2 제어 신호는 상기 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공되는 캐스코드 스위치 회로.
청구항 2 제 1 항에 있어,
상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜 지스터의 타 단과 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스위치 회로.
청구항 3 제 2 항에 있어,
상기 제 1 트랜지스터와 상기 다이오드가 하나의 칩 상에 구현되되,
상기 제 1 트랜지스터의 일 단과 상기 다이오드의 캐소드가 금속 선에 의해 연결되고, 상기 제 1 트랜지스터의 타 단과 상기 다이오드의 애노드가 금속 선에 의해 연결되는 캐스코드 스위치 회로.
청구항 4 제 1 항에 있어,
상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 1 다이오드를 더 포함하는 캐스코 드 스위치 회로.
청구항 5 제 4 항에 있어,
상기 제 1 트랜지스터와 상기 제 1 다이오드가 하나의 칩 상에 구현되되,
상기 제 1 트랜지스터의 일 단과 상기 제 1 다이오드의 캐소드가 금속선에 의해 연결되는 캐스코드 스위치 회로.
청구항 6 제 1 항에 있어,
상기 보호 회로는 저항을 포함하는 캐스코드 스위치 회로.
청구항 7 제 6 항에 있어,
상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜 지스터의 타 단과 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스위치 회로.
청구항 8
제 6 항에 있어,
상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스 위치 회로.
청구항 9 제 1 항에 있어,
상기 보호 회로는 상기 제 2 단자와 캐소드가 연결되고, 상기 제 1 트랜지스터의 게이트와 애노드가 연결된 제 1 다이오드를 포함하는 캐스코드 스위치 회로.
청구항 10 제 9 항에 있어,
상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜 지스터의 타 단과 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코드 스위치 회로.
청구항 11 제 9 항에 있어,
상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코 드 스위치 회로.
청구항 12 제 1 항에 있어,
상기 보호 회로는 상기 제 2 단자와 일 단이 연결된 저항; 그리고
상기 저항의 타 단과 캐소드가 연결되고 상기 제 1 트랜지스터의 게이트와 애노드가 연결된 제 1 다이오드를 포 함하는 캐스코드 스위치 회로.
청구항 13 제 12 항에 있어,
상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜 지스터의 타 단과 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코드 스위치 회로.
청구항 14 제 12 항에 있어,
상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코 드 스위치 회로.
청구항 15 제 1 항에 있어,
상기 제 1 트랜지스터는 질화갈륨(GaN) 트랜지스터를 포함하는 캐스코드 스위치 회로.
청구항 16 제 1 항에 있어,
상기 제 2 트랜지스터는 금속 산화물 트랜지스터(MOSFET)를 포함하는 캐스코드 스위치 회로.
청구항 17 제 1 항에 있어,
상기 제 1 트랜지스터와 병렬 연결되며 상기 제 1 트랜지스터와 공통으로 제어되는 하나 이상의 제 3 트랜지스 터를 더 포함하는 캐스코드 스위치 회로.
청구항 18 제 1 항에 있어,
상기 제 2 트랜지스터와 병렬 연결되며 상기 제 2 트랜지스터와 공통으로 제어되는 하나 이상의 제 3 트랜지스 터를 더 포함하는 캐스코드 스위치 회로.
청구항 19
제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달하는 제 1 트랜지스터;
제 2 제어 신호에 응답하여 상기 제 1 트랜지스터가 전달하는 상기 신호를 제 2 단자로 전달하는 제 2 트랜지스 터; 그리고
상기 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜지 스터의 타 단과 애노드가 연결된 제 1 다이오드를 포함하되,
상기 제 1 제어 신호는 상기 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공되고, 상기 제 2 제어 신호는 상기 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공되는 캐스코드 스위치 회로.
청구항 20 제 19 항에 있어,
상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코 드 스위치 회로.
발명의 설명 기 술 분 야
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 캐스코드 스위치 회로에 관한 것이다.
[0001]
배 경 기 술
반도체 장치의 동작 속도가 높아지거나 주변 회로의 인덕턴스, 커패시턴스에 의해 과도한 전류 혹은 전압이 반 [0002]
도체 장치에서 발생 할 수 있다. 이에 반도체 장치의 서지 전압에 대한 대처 능력이 요구되었다. 서지 전압은 전기적 전류, 전압 또는 전력의 과도 파형을 말한다. 이러한 서지 전압은 전자 부품을 파괴시킬 정도의 큰 열에 너지를 발산할 수 있다. 이는 반도체 장치의 수명 단축이나 기능 저하 등을 초래한다. 작은 서지 전압의 반복은 반도체 장치를 구성하는 반도체 소자를 열화시켜 파괴시킬 수 있다. 혹은 강한 서지 전압은 반도체 소자를 한번 에 파괴시킬 수 있다.
반도체 장치 중 하나로서 스위치 회로가 있다. 전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압 [0003]
(Breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 고속 스위칭 특성을 필요로 한다. 특히, 고속 스위칭 동작이 가능한 스위치 회로가 사용되면, 전력전자 시스템의 인덕터 및 커패시터의 크기가 감소될 수 있다. 따라서 전력전자 시스템의 사이즈 및 제조 비용이 감소될 수 있다. 또한, 통상 온(normally on)의 동작 특성을 갖는 소자를 이용하여 캐스코드 스위치 회로가 제조될 수 있다. 이러한 캐 스코드 스위치 회로는 낮은 제조 비용과 작은 사이즈로 높은 전류 특성을 가질 수 있다.
따라서, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 소자 및 높은 항복 전압과 통상 온의 동작 특성을 갖 [0004]
는 소자를 조합한 캐스코드 스위치 회로가 연구되고 있다. 하지만 이러한 캐스코드 스위치 회로 역시 서지 (Surge) 전압 또는 전류에 취약할 수 있다. 따라서 캐스코드 스위치 회로를 설계함에 있어, 이러한 서지 전압에 저항성을 높이는 방법이 연구되고 있다.
발명의 내용
해결하려는 과제
본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 서지 전압 또는 전류에 저항성을 가진 캐스코드 스위치 [0005]
회로를 제공하는데 있다.
과제의 해결 수단
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 보호 회로를 포함할 [0006]
수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달할 수 있다. 제 2 트랜지스터는 제 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자 로 전달할 수 있다. 보호 회로는 제 1 트랜지스터의 게이트와 제 2 단자 사이에 연결될 수 있다. 제 1 제어 신 호는 제 2 트랜지스터가 통상 온 상태로 동작하도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공될 수 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 제 1 다이오드를 포함 [0007]
할 수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으 로 전달할 수 있다. 제 2 트랜지스터는 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자 로 전달할 수 있다. 제 1 다이오드는 제 1 트랜지스터와 병렬로 연결되고, 제 1 단자와 캐소드가 연결되고, 제 1 트랜지스터의 타 단과 애노드가 연결될 수 있다. 제 1 제어 신호는 제 1 트랜지스터가 통상 온 상태로 동작하 도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공될 수 있다.
발명의 효과
본 발명의 실시 예에 따르면, 예기치 못하게 발생하는 서지 전압 또는 전류에 의한 캐스코드 스위치 회로의 파 [0008]
괴 또는 열화를 방지할 수 있다.
도면의 간단한 설명
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 [0009]
유사한 요소를 참조한다.
도 1a 본 발명의 실시 예에 따른 캐스코드 스위치를 보여주는 회로도이다.
도 1b 및 도 1c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 1d는 도 1b에 도시된 제 1 트랜지스터와 제 1 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이 다.
도 1e는 도 1c에 도시된 제 1 트랜지스터와 제 2 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이 다.
도 2는 본 발명에 따른 도 1a, 도 1b 및 도 1c에 도시된 제 1 보호 회로를 예시적으로 보여주는 회로도이다.
도 3a, 도 3b 및 도 3c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 4는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로를 예시적으로 보여주는 회로도이다.
도 5는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로의 특성을 보여주는 그래프이다.
도 6은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 1 트랜지스터를 예시적으로 보여주는 회로 도이다.
도 7은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 2 트랜지스터를 예시적으로 보여주는 회로 도이다.
도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내지 도 18c는 본 발명의 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
발명을 실시하기 위한 구체적인 내용
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 [0010]
설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으 며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유 사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 캐스코드 스위치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기 [0011]
술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것 이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변 경될 수 있다.
도 1a는 본 발명의 실시 예에 따른 캐스코드 스위치를 보여주는 회로도이다. 도 1a를 참조하면, 캐스코드 스위 [0012]
치(100)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다.
제 1 트랜지스터(TR1)는 제 1 노드(N1)와 드레인 단자(D) 사이에 연결되며, 제 2 노드(N2)의 전압 레벨에 따라 [0013]
턴 온 또는 오프된다. 제 2 트랜지스터(TR2)는 제 1 노드(N1)와 소스 단자(S) 사이에 연결되며, 게이트 단자 (G)의 전압 레벨에 따라 턴 온 또는 오프 된다. 제 1 보호 회로(110)는 소스 단자(S)와 제 2 노드(N2) 사이에 연결된다.
제 1 트랜지스터(TR1)는 높은 항복 전압 및 통상 온의 동작 특성을 가질 수 있다. 제 1 트랜지스터(TR1)는 질화 [0014]
갈륨(GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다. 제 2 트랜지스터(TR2)는 낮은 항복 전압 및 통상 오프의 동작 특성을 가질 수 있다. 제 2 트랜지스터(TR2)는 실리콘(Si), 질화갈륨 (GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다. 제 1 보호 회로(110)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제 1 보호 회로(110)의 동작은 도 2를 참조하여 자세히 설명될 것이다.
게이트 단자(G), 소스 단자(S), 및 드레인 단자(D)는 캐스코드 스위치(100)의 입출력 단자이다. 도 1a의 회로는 [0015]
일반적인 캐스코드 스위치 회로로서 동작한다. 회로의 동작은 다음과 같다.
본 발명의 실시 예에 따라, 제 1 트랜지스터(TR1)는 통상 턴 온 특성을 가질 수 있다. 예를 들어, 소스 단자 [0016]
(S)와 제 2 노드(N2)가 제 1 보호 회로(110)를 통해 도통된 경우를 가정한다. 소스 단자(S)의 전압이 0V인 경우, 제 2 노드(N2)의 전압은 0V가 된다. 이 경우, 제 1 트랜지스터(TR1)는 턴 온 상태로 동작한다. 이 후 제 어 신호가 게이트 단자(G)에 인가된다. 제어 신호는 제 2 트랜지스터(TR2)의 문턱 전압보다 높아야 할 것이다.
제어 신호에 반응하여 제 2 트랜지스터(TR2)가 턴 온 상태가 된다. 이로 인해 제 1 및 제 2 트랜지스터(TR1, TR2)가 모두 턴 온이 되고, 드레인 단자(D)의 입력 신호가 소스 단자(S)로 전달된다.
도 1b 및 도 1c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
[0017]
도 1b를 참조하면, 캐스코드 스위치(100')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 제 1 [0018]
다이오드(D1), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 도 1b의 캐스코드 스위치(100')는 제 1 다이오드(D1)를 더 포함하고 있다. 제 1 다이오드(D1)를 제외한 나머지 구 성요소들(제 1 및 제 2 트랜지스터, 제 1 보호 회로, 게이트 단자, 소스 단자, 드레인 단자)의 구성 및 역할은 도 1a의 캐스코드 스위치(100)와 동일하다. 따라서 이에 대한 동작 및 구성에 대한 설명은 생략한다.
제 1 다이오드(D1)의 애노드(Anode)는 제 1 노드(N1)와 연결된다. 제 1 다이오드(D1)의 캐소드(Cathode)는 드레 [0019]
인 단자(D)와 연결된다. 상술한 실시 예에 따라, 제 1 트랜지스터(TR1)는 질화갈륨(GaN)을 포함하는 전계 효과 트랜지스터(FET)이고 제 2 트랜지스터(TR2)는 실리콘(Si)를 포함하는 전계 효과 트랜지스터(FET)이라고 가정한 다. 이 경우, 구조적으로 제 2 트랜지스터(TR2)에 바디 다이오드(Body diode)가 존재한다. 반면, 구조적으로 제 1 트랜지스터(TR1)네 바디 다이오드가 존재하지 않는다. 제 1 트랜지스터(TR1)의 소스(Source)는 제 1 노드(N 1)이고, 제 1 트랜지스터(TR1)의 게이트(Gate)는 제 2 노드(N2)이다.
제 1 다이오드(D1)의 역할은 다음과 같다. 먼저, 게이트 단자(G)에 문턱 전압 이상의 전압이 가해진다고 가정한 [0020]
다. 또한, 드레인 단자(D)에 높은 전압이 가해지고 소스 단자(S)에 낮은 전압이 가해지는 순방향 모드에서 캐스 코드 스위치(100')가 동작한다고 가정한다. 이 후, 게이트 단자(G)에 문턱 전압 이하의 전압이 가해지고 제 2 트랜지스터(TR2)가 턴 오프 될 수 있다. 이 경우, 제 1 트랜지스터(TR1)는 턴 온이므로 드레인 단자(D)로부터 제 1 노드(N1)로 전류가 흐르게 된다. 이 전류 흐름에 의해 제 1 노드(N1)의 전압은 증가하게 된다. 일정 시간 후, 제 1 노드(N1) 전압의 상승으로 인해 제 2 노드(N2)와 제 1 노드(N1)의 전압 차가 문턱 전압 이하가 된다.
이 때, 제 1 트랜지스터(TR1)도 역시 턴 오프가 된다. 따라서, 제 1 및 제 2 트랜지스터(TR1, TR2)가 턴 오프되 므로 제 1 노드(N1)가 플로팅(Floating) 상태가 된다. 제 1 노드(N1)가 플로팅 상태가 되는 경우, 제 1 노드 (N1)의 전압은 외부 환경의 요인에 의하여 특정할 수 없는 전압을 갖게 된다. 예를 들면, 외부 환경의 요인은 용량성 결합(Capacitive coupling), 전하 공유(Charge sharing)일 수 있다.
이 상태에서 소스 단자(S)에 서지 전압이 가해지고 드레인 단자(D)에 낮은 전압 혹은 0V가 가해지는 역방향 모 [0021]
드의 경우를 가정한다. 서지 전압은 짧은 시간 동안 갑자기 높은 전압이 가해지는 경우를 말한다. 따라서, 제 1 트랜지스터(TR1)가 소스 단자(S)의 서지 전압에 반응하지 못하여 턴 온 되기 직전의 상황을 가정한다. 이 때, 상승한 소스 단자(S)의 전압에 의해 제 2 트랜지스터(TR2)의 바디 다이오드가 턴 온된다. 이 경우, 소스 단자 (S)로부터 제 1 노드(N1) 방향으로 제 2 트랜지스터(TR2)의 바디 다이오드를 통하여 전류가 흐를 수 있다. 즉, 높은 전압을 갖는 소스 단자(S)로부터 이보다 낮은 전압을 갖는 제 1 노드(N1) 방향으로 누설 전류가 흐를 수 있게 된다. 이 경우에 제 1 트랜지스터(TR1)가 턴온 되기 전이고 바디 다이오드를 갖지 못하므로 제 1 트랜지스 터(TR1)는 전류 통로를 형성하지 못한다. 따라서 제 1 트랜지스터(TR1)를 통하여 누설 전류가 흐르지 못하고 이 로 인해 제 1 트랜지스터(TR1)의 게이트가 파괴될 수 있다.
이 때, 누설 전류에 의하여 제 1 노드(N1)와 드레인 단자(D) 사이의 전압 차이가 제 1 다이오드(D1)의 다이오드 [0022]
전압(Vf) 이상이 되는 경우 제 1 다이오드(D1)가 턴 온이 된다. 이어 턴 온된 제 1 다이오드(D1)는 상술한 누설 전류가 흐를 수 있는 전류 통로를 만든다. 결과적으로, 제 1 다이오드(D1)는 제 1 노드(N1)로부터 드레인 단자 (D)로 흐르는 전류 통로를 만들어 제 1 트랜지스터(TR1)의 파괴를 방지한다. 즉, 제 1 다이오드(D1)는 제 2 트 랜지스터(TR2)의 바디 다이오드와 동일한 역할을 한다.
도 1c를 참조하면, 캐스코드 스위치(100'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 제 2 [0023]
다이오드(D2), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 도 1c의 캐스코드 스위치(100'')는 제 2 다이오드(D2)를 더 포함하고 있다. 제 2 다이오드(D2)를 제외한 나머지 구 성요소들(제 1 및 제 2 트랜지스터, 제 1 보호 회로, 게이트 단자, 소스 단자, 드레인 단자)의 구성 및 역할은 도 1a의 캐스코드 스위치(100)와 동일하다. 따라서 이에 대한 동작 및 구성에 대한 설명은 생략한다.
제 2 다이오드(D2)의 애노드는 소스 단자(S)와 연결된다. 제 2 다이오드(D2)의 캐소드는 드레인 단자(D)와 연결 [0024]
된다. 제 2 다이오드(D2)의 역할은 다음과 같다. 도 1c의 캐스코드 스위치(100'')에 도 1b에서 상술된 상황이 발생하여 제 1 트랜지스터(TR1)가 파괴될 수 있는 경우를 가정한다. 이 때, 소스 단자(S)에서 발생한 서지 전압 에 의해 제 2 다이오드(D2)가 턴 온된다. 따라서, 도 1b의 캐스코드 스위치(100')와 달리 도 1c의 캐스코드 스 위치(100'')는 소스 단자(S)로부터 드레인 단자(D)로의 직접적인 전류 통로가 생기게 된다. 이 전류 통로를 통 하여 서지 전압에 의해 발생한 전류가 흐르게 된다. 결과적으로, 발생한 전류는 제 1 트랜지스터(TR1)로 흐르지 않는다. 따라서 제 2 다이오드(D2)는 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 1b의 캐스코드 스위치(100')는 누설 전류가 제 2 트랜지스터(TR2)의 바디 다이오드 및 제 1 다이오드(D1)를 [0025]
통하여 흐르게 된다. 따라서 두 번의 다이오드 전압(Vf) 이상의 전압이 가해져야 누설 전류에 대한 전류 통로가 형성이 된다. 반면, 도 1c의 캐스코드 스위치(100'')는 한 번의 다이오드 전압(Vf) 이상의 전압만으로 제 2 다 이오드(D2)가 턴온되고 이에 따라 전류의 통로가 형성된다. 따라서, 도 1b의 캐스코드 스위치(100')와 비교하면, 캐스코드 스위치(100'')는 역방향 모드에서 제 1 트랜지스터(TR1)의 파괴 방지에 더 효과적이다.
도 1d는 도 1b에 도시된 제 1 트랜지스터와 제 1 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이 [0026]
다. 도 1d를 참조하면, 제 1 트랜지스터(TR1)와 제 1 다이오드(D1)가 별개의 소자가 아닌 하나의 칩으로 구현될 수 있다. 두 개의 소자를 별개의 전자 소자로 구현하는 경우, 금속선에 의해 결선(Wiring)해야 하기 때문에 신 호 경로 상의 인덕턴스(Inductance)가 증가하게 된다. 따라서, 두 개의 소자를 하나의 칩으로 구현하는 경우는 결선(Wiring)에 의한 전송 선로상의 인덕턴스를 감소할 수 있으며 스위칭 속도 및 효율을 향상시킬 수 있다. 또 한 두 개의 소자를 하나의 칩으로 사용함으로써 결선(Wiring)의 개수를 줄일 수 있으며 기타 패키징에 소요되는 제작비용을 절감할 수 있다.
제 1 트랜지스터(TR1)는 드레인, 소스, 게이트를 포함할 수 있다. 제 1 다이오드(D1)는 캐소드와 애노드를 포함 [0027]
할 수 있다. 하나의 칩 상에서, 제 1 트랜지스터(TR1)의 소스는 제 1 다이오드(D1)의 애노드와 금속선에 의해 연결된다. 이 금속 선은 도 1b의 제 1 노드(N1)와 대응된다. 제 1 트랜지스터(TR1)의 드레인은 제 1 다이오드 (D1)의 캐소드와 금속 선에 의해 연결된다. 이 금속 선은 도 1b의 드레인 단자(D)와 대응된다. 제 1 트랜지스터 (TR1)의 게이트는 도 1b의 제 2 노드(N2)에 대응된다. 제 1 트랜지스터(TR1)와 제 1 다이오드(D1)는 하나의 칩 상에서 상술한 구조와 같이 구현될 수 있다. 회로의 동작은 도 1b의 제 1 트랜지스터(TR1) 및 제 1 다이오드
(D1)와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 1e는 도 1c에 도시된 제 1 트랜지스터와 제 2 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이 [0028]
다. 도 1e를 참조하면, 제 1 트랜지스터(TR1)와 제 2 다이오드(D2)가 별개의 소자가 아닌 하나의 칩으로 구현될 수 있다. 이 경우의 이점은 상술한 바와 동일하므로, 이에 대한 설명은 생략한다.
제 1 트랜지스터(TR1)는 드레인, 소스, 게이트를 포함할 수 있다. 제 2 다이오드(D2)는 캐소드와 애노드를 포함 [0029]
할 수 있다. 하나의 칩 상에서, 제 1 트랜지스터(TR1)의 드레인은 제 2 다이오드(D2)의 캐소드와 금속 선에 의 해 연결된다. 이 금속 선은 도 1c의 드레인 단자(D)와 대응된다. 제 2 다이오드(D2)의 애노드는 도 1c의 소스 단자(S)와 대응된다. 제 1 트랜지스터(TR1)의 게이트는 도 1c의 제 2 노드(N2)에 대응된다. 제 1 트랜지스터의 (TR1)의 소스는 도 1c의 제 1 노드(N1)에 대응된다. 제 1 트랜지스터(TR1)와 제 2 다이오드(D2)는 하나의 칩 상 에서 상술한 구조와 같이 구현될 수 있다. 회로의 동작은 도 1c의 제 1 트랜지스터(TR1) 및 제 2 다이오드(D2) 와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 2는 본 발명에 따른 도 1a, 도 1b 및 도 1c에 도시된 제 1 보호 회로를 예시적으로 보여주는 회로도이다. 도 [0030]
2를 참조하면, 제 1 보호 회로(110)는 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함할 수 있다. 저항(R 1)은 소스 단자(S)와 노드(ND) 사이에 연결된다. 제 3 다이오드(D3)의 캐소드는 노드(ND)와 연결된다. 제 3 다 이오드(D3)의 애노드는 제 2 노드(N2)와 연결된다. 이하에서, 도 1a를 참조하여 저항(R1) 및 제 3 다이오드(D 3)의 역할이 설명될 것이다.
저항(R1)의 역할은 다음과 같다. 예를 들어, 서지 전압이 발생하여 소스 단자(S) 혹은 드레인 단자(D)에 과도한 [0031]
전압이 인가되는 경우를 가정한다. 소스 단자(S)에 서지 전압이 인가되는 경우, 제 2 노드(N2)와 제 1 노드(N1) 사이 혹은 제 2 노드(N2)와 드레인 단자(D) 사이에 과도한 전압이 가해질 수 있다. 이 경우 제 2 노드(N2)로부 터 제 1 노드(N1) 혹은 드레인 단자(D) 방향으로 누설전류가 흐를 수 있다. 또는, 드레인 단자(D)에 서지 전압 이 인가되는 경우 드레인 단자(D)와 제 2 노드(N2) 사이에 과도한 전압이 가해질 수 있다. 이 경우, 누설 전류 가 제 1 트랜지스터(TR1)의 게이트를 통하여 드레인 단자(D)로부터 제 2 노드(N2)로 흐를 수 있다. 상술한 누설 전류가 과도한 경우, 제 1 트랜지스터(TR1)의 게이트는 이에 의해 파괴될 수 있다. 이 때, 노드(NZ)와 소스 단 자(S) 사이에 삽입된 저항(R1)은 상술한 방향으로 흐를 수 있는 누설 전류량을 1/R로 줄여 준다. 따라서 저항 (R1)은 과도한 전류에 의해 제 1 트랜지스터(TR1)의 게이트가 파괴되는 것을 방지한다.
저항(R1)과 직렬 연결된 제 3 다이오드(D3)의 역할은 다음과 같다. 예를 들어, 소스 단자(S)에 서지 전압이 발 [0032]
생한 경우를 가정한다. 이 경우 제 2 노드(N2)에 과도한 전압이 인가된다. 이어 과도한 누설 전류가 제 1 트랜 지스터(TR1)의 게이트를 통하여 제 2 노드(N2)로부터 제 1 노드(N1) 혹은 드레인 단자(D)로 흐를 수 있게 된다.
이는 제 1 트랜지스터(TR1)의 게이트 파괴 현상을 야기할 수 있다. 이 때, 제 3 다이오드(D3)는 소스 단자(S)의 전압보다 다이오드 항복 전압만큼 낮은 전압을 제 2 노드(N2)로 전달하게 된다. 이는 제 1 트랜지스터(TR1)의 게이트에 가해지는 과도한 전압을 감소시킬 수 있다. 또한 제 3 다이오드(D3)는 서지 전압이 발생한 소스 단자 (S)를 기준으로 역방향으로 연결되어 있다. 즉, 제 3 다이오드(D3)는 서지 전압 발생 시 야기되는 누설 전류의 흐름과 역방향으로 연결되어 있다. 따라서 제 3 다이오드(D3)는 이러한 누설 전류를 억제할 수 있다. 결과적으 로 제 3 다이오드(D3)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴 현상을 방지할 수 있다.
예를 들어, 저항(R1) 또는 제 3 다이오드(D3)는 캐스코드 스위치(100)가 집적된 칩 안에 내장될 수 있다. 혹은, [0033]
저항(R1) 또는 제 3 다이오드(D3)는 캐스코드 스위치(100)가 집적된 칩 외부에 수동 소자로서 구현될 수 있다.
도 3a, 도 3b 및 도 3c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다. 도 3a를 [0034]
참조하면, 캐스코드 스위치(200)는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로(110, 120, 130), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 본 실시 예에 따 른 캐스코드 스위치(200)는 제 2 및 제 3 보호 회로(120, 130)를 더 포함한다.
제 2 보호 회로(120)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된다. 제 2 보호 회로(120)는 소스 단자 [0035]
(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제 3 보호 회로(130)는 게이 트 단자(G)와 소스 단자(S) 사이에 연결된다. 제 3 보호 회로(130)는 소스 단자(S)에 발생할 수 있는 서지 전압 에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 3b를 참조하면, 캐스코드 스위치(200')는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로 [0036]
(110, 120, 130), 제 1 다이오드(D1), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도
3a와 비교하면, 도 3b의 캐스코드 스위치(200')는 제 1 다이오드(D1)를 더 포함하고 있다. 제 1 다이오드(D1)의 구성 및 역할은 도 1b에서 설명한 바와 동일하다. 따라서 이에 대한 설명은 생략한다.
도 3c를 참조하면, 캐스코드 스위치(200'')는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로 [0037]
(110, 120, 130), 제 2 다이오드(D2), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도 3a와 비교하면, 도 3c의 캐스코드 스위치(200'')는 제 2 다이오드(D2)를 더 포함하고 있다. 제 2 다이오드(D2) 의 구성 및 역할은 도 1c에서 설명한 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 도 3a, 도 3b 및 도 3c에 도시된 제 2 및 제 3 보호 회로(120, 130)의 실시 예와 구체적인 동작은 도 4 및 도 5를 통해 설명될 것이 다.
도 4는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 도 [0038]
3a의 제 2 보호 회로(120)는 역방향으로 직렬 연결된 제 1 및 제 2 제너 다이오드(ZD1, ZD2)를 포함할 수 있다.
제 2 보호 회로(120)의 연결 관계는 도 3a를 참조하여 설명될 것이다.
제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 캐소드는 노드(NZ)에 서로 연결되어 있다. 제 1 제너 다이오드(ZD1)의 [0039]
애노드는 제 1 노드(N1)와 연결된다. 제 2 제너 다이오드(ZD2)의 애노드는 제 2 노드(N2)와 연결된다. 제 2 보 호 회로(120)는 제 1 노드(N1) 또는 제 2 노드(N2)에 일정 이상의 전압이 인가되는 경우 제 1 노드(N1)와 제 2 노드(N2)를 도통시킨다. 이러한 특성은 도 5를 참조하여 설명될 것이다.
도 5는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로의 특성을 보여주는 그래프이다. 단일 제너 다이오드는 애 [0040]
노드에 다이오드 전압(Vf) 이상이 가해지면 턴 온된다. 이 경우, 제너 다이오드의 애노드와 캐소드 사이의 전압 차는 Vf이 된다. 반대로, 제너 다이오드는 캐소드에 항복 전압(Vz) 이상의 전압이 가해지면 역방향으로 턴 온된 다. 이 경우, 제너 다이오드의 애노드와 캐소드 사이의 전압 차는 Vz가 된다. 따라서 도 4의 제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 양 단(N1, N2) 전압차(Vn1-Vn2)가 Vf+Vz 이상이 되는 경우, 제 1 노드(N1)와 제 2 노드 (N2)가 도통되어 전류(Iz)가 흐르게 된다. 이 경우, 양 단(N1, N2) 전압차(Vn1-Vn2)는 Vf+Vz로 유지된다. 반대 로, 제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 양 단(N1, N2) 전압차(Vn1-Vn2)가 -(Vf+Vz) 이하가 되는 경우 제 1 노드(N1)와 제 2 노드(N2)가 서로 도통되어 반대 방향으로 전류(-Iz)가 흐르게 된다. 이 경우, 양 단(N1, N2) 전압차(Vn1-Vn2)는 -(Vf+Vz)로 유지된다.
상술한 특성을 이용하면, 도 3a의 제 2 보호 회로(120)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 [0041]
1 트랜지스터(TR1)의 파괴를 방지할 수 있다. 예를 들어, 소스 단자(S)에 서지 전압이 발생한 경우를 가정한다.
이 경우, 소스 단자(S)와 연결된 제 2 노드(N2)와 드레인 단자(D) 혹은 제 1 노드(N1) 사이에 과도한 전압이 가 해지게 된다. 이는 제 1 트랜지스터의 게이트를 통해 드레인 단자(D) 혹은 제 1 노드(N1)로 과도한 누설 전류를 야기한다. 결과적으로 제 1 트랜지스터(TR1)의 게이트가 파괴될 수 있다. 이 때, 서지 전압에 의해 제 2 보호 회로(120) 양 단(N1, N2)의 전압차(Vn1-Vn2)가 Vf+Vz 이상이 되는 경우 두 개의 제너 다이오드(ZD1, ZD2)는 턴 온이 되게 된다. 이어 양 단(N1, N2)의 전압차(Vn1-Vn2)가 턴 온 전압 Vf+Vz 으로 고정이 되게 된다. 즉, 과도 한 서지 전압이 아닌 일정한 전압 차만이 제 1 노드(N1)과 제 2 노드(N2) 사이에 가해지게 된다. 결과적으로 서 지 전압에 의한 제 1 트랜지스터(TR1)의 파괴 현상을 방지할 수 있다.
제 3 보호 회로(130)는 제 2 보호 회로(120)와 동일한 구성을 가질 수 있다. 즉, 제 3 보호 회로(130)는 역방 [0042]
향으로 직렬 연결된 제 3 및 제 4 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 3a를 참조하면, 제 3 보호 회 로(130)는 게이트 단자(G)와 소스 단자(S)에 연결된다. 더불어, 제 3 보호 회로(130)는 도 5에서 설명된 특성을 갖는다.
제 3 보호 회로(130)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지 [0043]
할 수 있다. 먼저, 소스 단자(S)에 서지 전압이 발생한 경우를 가정한다. 이 경우, 소스 단자(S)와 게이트 단자 (G) 사이에 과도한 전압이 가해지게 된다. 이로써 과도한 누설 전류가 제 2 트랜지스터(TR2)의 게이트를 통하여 소스 단자(S)로부터 게이트 단자(G)로 흐르게 된다. 이는 제 2 트랜지스터(TR2)의 파괴 현상을 야기할 수 있다.
이 때, 제 3 보호 회로(130) 양 단(S, G)의 전압 차가 Vf+Vz 이상이 되는 경우 제 3 및 제 4 제너 다이오드 (ZD3, ZD4)는 턴 온이 되게 된다. 이어 제 3 보호 회로(130) 양 단(S, G)의 전압 차가 Vf+Vz 로 고정되게 된다. 따라서 제 2 보호 회로(120)와 동일한 원리에 의해 제 3 보호 회로(130)는 서지 전압에 의한 제 2 트랜지 스터(TR2)의 파괴 현상을 방지할 수 있다.
도 6은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 1 트랜지스터를 예시적으로 보여주는 회로 [0044]
도이다. 도 6을 참조하면, 제 1 트랜지스터(TR1)는 복수의 트랜지스터들(TR1_1~TR1_n)을 포함할 수 있다. 이 경
우, 제 1 트랜지스터(TR1)가 전달할 수 있는 전류량이 증가된다. 복수의 제 1 트랜지스터들(TR1_1~TR1_n)을 포 함하는 캐스코드 스위치(100, 200)의 동작은 상술한 바와 동일하므로 이에 대한 설명은 생략한다.
도 7은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c 에 도시된 제 2 트랜지스터를 예시적으로 보여주는 회 [0045]
로도이다. 도 7을 참조하면, 제 2 트랜지스터(TR2)는 복수의 트랜지스터들(TR2_1~TR2_n)을 포함할 수 있다. 이 경우, 제 2 트랜지스터(TR2)가 전달할 수 있는 전류량이 증가된다. 복수의 제 2 트랜지스터들(TR2_1~TR2_n)을 포함하는 캐스코드 스위치(100, 200)의 동작은 상술한 바와 동일하므로 이에 대한 설명은 생략한다.
이상으로 본 발명에 따른 캐스코드 스위치(100, 200)의 동작 및 특성이 설명되었다. 이하에서는 상술한 제 1 보 [0046]
호 회로(110), 제 2 보호 회로(120) 그리고 제 3 보호 회로(130)의 조합에 따른 다양한 실시 예가 설명될 것이 다.
도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내지 도 18c는 본 발명의 실시 예에 따른 캐스코드 스위치들을 [0047]
보여주는 회로도이다.
도 8a를 참조하면, 캐스코드 스위치(200a)는 제 1 및 2 트랜지스터(TR1, TR2) 및 저항(R1)을 포함할 수 있다.
[0048]
기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200a)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200a)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 저항(R1)은 소스 단자(S)와 제 2 노드(N2) 사이에 연결된다. 저항(R1)은 서 지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내 지 도 18c에 도시된 캐스코드 스위치들(200a~200k, 200a'~200k', 200a''~200k'')의 동작은 상술한 바와 동일하 다. 따라서 이에 대한 자세한 설명은 생략한다.
도 8b를 참조하면, 캐스코드 스위치(200a')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 1 다이오드 [0049]
(D1)를 포함할 수 있다. 도 8a의 캐스코드 스위치(200a)와 비교하면, 도 8b의 캐스코드 스위치(200a')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다. 제 1 다이오드(D1)의 애노드는 제 1 노드(N1)와 연결된다. 제 1 다이오드(D1)의 캐소드는 드레인 단자(D)와 연결된다. 도 8b 내지 도 18b에서 도시 된 제 1 다이오드(D1)의 구성 및 역할은 도 1b에서 설명한 바와 동일하다. 따라서 이에 대한 자세한 설명은 생 략한다.
도 8c를 참조하면, 캐스코드 스위치(200a'')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 2 다이오드 [0050]
(D2)를 포함할 수 있다. 도 8a의 캐스코드 스위치(200a)와 비교하면, 도 8c의 캐스코드 스위치(200a'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다. 제 2 다이오드(D2)의 애노드는 소스 단자(S)와 연결된다. 제 2 다이오드(D2)의 캐소드는 드레인 단자(D)와 연결된다. 도 8c 내지 도 18c에서 도시된 제 2 다이오드(D2)의 구성 및 역할은 도 1c에서 설명한 바와 동일하다. 따라서 이에 대한 자세한 설명은 생략한 다.
도 9a를 참조하면, 캐스코드 스위치(200b)는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 3 다이오드(D [0051]
3)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐 스코드 스위치(200b)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200b)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함한다. 저항(R1)은 소스 단자(S)와 제 3 다이오드(D3)의 캐소드 사이에 연결된다. 제 3 다이오드(D3)의 캐소드는 저항(R1)의 일 단과 연 결된다. 제 3 다이오드(D3)의 애노드는 제 2 노드(N2)와 연결된다. 저항(R1) 및 제 3 다이오드(D3)는 서지 전압 에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 9b를 참조하면, 캐스코드 스위치(200b')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1), 그리고 제 1 및 제 [0052]
3 다이오드(D1, D3)를 포함할 수 있다. 도 9a의 캐스코드 스위치(200b)와 비교하면, 도 9b의 캐스코드 스위치 (200b')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 9c를 참조하면, 캐스코드 스위치(200b'')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1), 그리고 제 2 및 제 [0053]
3 다이오드(D2, D3)를 포함할 수 있다. 도 9a의 캐스코드 스위치(200b)와 비교하면, 도 9c의 캐스코드 스위치 (200b'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 10a을 참조하면, 캐스코드 스위치(200c)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 3 다이오드 [0054]
(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200c)는 제 3 보호 회로(130)를 포 함하지 않는다. 캐스코드 스위치(200c)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다
이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200c)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 제너 다이오드들(ZD1, ZD2)은 제 1 노드(N1)와 제 2 노드 (N2) 사이에 연결된다. 저항(R1), 제 3 다이오드(D3) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 10b를 참조하면, 캐스코드 스위치(200c')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 및 제 3 [0055]
다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 10a 의 캐스코드 스위치(200c)와 비교하면, 도 10b의 캐스코드 스위치(200c')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 10c를 참조하면, 캐스코드 스위치(200c'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 및 제 3 [0056]
다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 10a 의 캐스코드 스위치(200c)와 비교하면, 도 10c의 캐스코드 스위치(200c'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 11a을 참조하면, 캐스코드 스위치(200d)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 3 다이오드 [0057]
(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200d)는 제 2 보호 회로(120)를 포 함하지 않는다. 캐스코드 스위치(200d)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다 이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200d)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 제너 다이오드들(ZD3, ZD4)은 게이트 단자(G)와 소스 단자 (S) 사이에 연결된다. 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다. 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방 지한다.
도 11b를 참조하면, 캐스코드 스위치(200d')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 및 제 3 [0058]
다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 11a 의 캐스코드 스위치(200d)와 비교하면, 도 11b의 캐스코드 스위치(200d')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 11c를 참조하면, 캐스코드 스위치(200d'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 및 제 3 [0059]
다이오드(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 11a 의 캐스코드 스위치(200d)와 비교하면, 도 11c의 캐스코드 스위치(200d'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 12a를 참조하면, 캐스코드 스위치(200e)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직 [0060]
렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200) 와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200e)는 제 3 보호 회로(130)를 포함하지 않는다. 캐스 코드 스위치(200e)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 또한, 캐스코드 스위치(200e)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 저항 (R1) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 12b를 참조하면, 캐스코드 스위치(200e')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드 [0061]
(D1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 12a의 캐스코드 스위치 (200e)와 비교하면, 도 12b의 캐스코드 스위치(200e')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 12c를 참조하면, 캐스코드 스위치(200e'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드 [0062]
(D2) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 12a의 캐스코드 스위치 (200e)와 비교하면, 도 12c의 캐스코드 스위치(200e'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 13a를 참조하면, 캐스코드 스위치(200f)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직 [0063]
렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200) 와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200f)는 제 2 보호 회로(120)를 포함하지 않는다. 캐스 코드 스위치(200f)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 또한, 캐스코드 스위치(200f)는
제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 저항 (R1)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 13b를 참조하면, 캐스코드 스위치(200f')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드 [0064]
(D1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 13a의 캐스코드 스위치 (200f)와 비교하면, 도 13b의 캐스코드 스위치(200f')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 13c를 참조하면, 캐스코드 스위치(200f'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드 [0065]
(D2) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 13a의 캐스코드 스위치 (200f)와 비교하면, 도 13c의 캐스코드 스위치(200f'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 14a를 참조하면, 캐스코드 스위치(200g)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직 [0066]
렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스 위치(200)와 동일하다. 캐스코드 스위치(200g)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 그 리고 캐스코드 스위치(200g)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오 드(ZD1, ZD2)를 포함한다. 또한, 캐스코드 스위치(200g)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 저항(R1) 및 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 게이트 단자(G)와 소 스 단자(S) 사이에 연결된 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지 한다.
도 14b를 참조하면, 캐스코드 스위치(200g')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드 [0067]
(D1) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 14a의 캐스 코드 스위치(200g)와 비교하면, 도 14b의 캐스코드 스위치(200g')는 제 1 다이오드(D1)를 더 포함하고 있는 것 을 제외하고 구성 및 역할이 동일하다.
도 14c를 참조하면, 캐스코드 스위치(200g'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드 [0068]
(D2) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 14a의 캐스 코드 스위치(200g)와 비교하면, 도 14c의 캐스코드 스위치(200g'')는 제 2 다이오드(D2)를 더 포함하고 있는 것 을 제외하고 구성 및 역할이 동일하다.
도 15a를 참조하면, 캐스코드 스위치(200h)는 제 1 및 제 2 트랜지스터(TR1, TR2) 및 제 3 다이오드(D3)를 포함 [0069]
할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스 위치(200h)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200h)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스 터(TR1)의 파괴를 방지한다.
도 15b를 참조하면, 캐스코드 스위치(200h')는 제 1 및 제 2 트랜지스터(TR1, TR2), 그리고 제 1 및 제 3 다이 [0070]
오드(D1, D3)를 포함할 수 있다. 도 15a의 캐스코드 스위치(200h)와 비교하면, 도 15b의 캐스코드 스위치 (200h')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 15c를 참조하면, 캐스코드 스위치(200h'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 그리고 제 2 및 제 3 다이 [0071]
오드(D2, D3)를 포함할 수 있다. 도 15a의 캐스코드 스위치(200h)와 비교하면, 도 15c의 캐스코드 스위치 (200h'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 16a을 참조하면, 캐스코드 스위치(200i)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방 [0072]
향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스 위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200i)는 제 3 보호 회로(130)를 포함하지 않는 다. 캐스코드 스위치(200i)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 또한, 캐스코 드 스위치(200i)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD 2)를 포함한다. 제 3 다이오드(D3) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 16b를 참조하면, 캐스코드 스위치(200i')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드 [0073]
(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 16a의 캐스코 드 스위치(200i)와 비교하면, 도 16b의 캐스코드 스위치(200i')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 16c를 참조하면, 캐스코드 스위치(200i'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드 [0074]
(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 16a의 캐스코 드 스위치(200i)와 비교하면, 도 16c의 캐스코드 스위치(200i'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 17a를 참조하면, 캐스코드 스위치(200j)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방 [0075]
향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스 위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200j)는 제 2 보호 회로(120)를 포함하지 않는 다. 캐스코드 스위치(200j)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 또한, 캐스코 드 스위치(200j)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD 4)를 포함한다. 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제너 다이오 드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 17b를 참조하면, 캐스코드 스위치(200j')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드 [0076]
(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 17a의 캐스코 드 스위치(200j)와 비교하면, 도 17b의 캐스코드 스위치(200j')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 17c를 참조하면, 캐스코드 스위치(200j'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드 [0077]
(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 17a의 캐스코 드 스위치(200j)와 비교하면, 도 17c의 캐스코드 스위치(200j'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 18a를 참조하면, 캐스코드 스위치(200k)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방 [0078]
향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐 스코드 스위치(200)와 동일하다. 캐스코드 스위치(200k)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드 (D3)을 포함한다. 그리고 캐스코드 스위치(200k)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 또한, 캐스코드 스위치(200k)는 제 3 보호 회로(130)의 실시 예로 서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 제 3 다이오드(D3) 및 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 게이트 단자(G)와 소스 단자(S) 사이에 연결된 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 18b를 참조하면, 캐스코드 스위치(200k')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드 [0079]
(D1, D3) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 18a의 캐스코드 스위치(200k)와 비교하면, 도 18b의 캐스코드 스위치(200k')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 18c를 참조하면, 캐스코드 스위치(200k'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드 [0080]
(D2, D3) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 18a의 캐스코드 스위치(200k)와 비교하면, 도 18c의 캐스코드 스위치(200k'')는 제 2 다이오드(D2)를 더 포함하고 있 는 것을 제외하고 구성 및 역할이 동일하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 [0081]
단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변 형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨 부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
부호의 설명
100, 200, 200a, 200b, 200c, 200d, 200e, 200f, 200g, 200h, 200i, 200j, [0082]
200k : 캐스코드 스위치 회로 110 : 제 1 보호 회로
120 : 제 2 보호 회로 130 : 제 3 보호 회로