Reliability Improvement of Cu/Low K Flip-chip Packaging Using Underfill Materials

언더필 재료를 사용하는 Cu/Low-K 플립 칩 패키지 공정에서 신뢰성 향상 연구

홍석윤^1,2,†·진세민¹·이재원¹·조성환¹·도재천¹·이해영²

1삼성 전기, ²아주대학교 전자공학부

Reliability Improvement of Cu/Low K Flip-chip Packaging Using Underfill Materials

Seok-Yoon Hong^1,2,†, Se-Min Jin¹, Jae-Won Yi¹, Seong-Hwan Cho¹, Jae-Cheon Doh¹ and Hai-Young Lee²

1Samsung Electro-Mechanics, Suwon 442-743, Korea

2Department of Electrical Engineering, Ajou University, Suwon 433-749, Korea (2011년 7월 25일 접수: 2011년 11월 23일 수정: 2011년 12월 12일 게재확정)

초 록: 현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/

Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패 키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현 상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K 층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩 에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지 의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.

Abstract: The size reduction of the semiconductor chip and the improvement of the electrical performance have been enabled through the introduction of the Cu/Low-K process in modern electronic industries. However, Cu/Low-K has a disadvantage of the physical properties that is weaker than materials used for existing semiconductor manufacture process.

It causes many problems in chip manufacturing and package processes. Especially, the delamination between the Cu layer and the low-K dielectric layer is a main defect after the temperature cycles. Since the Cu/Low-K layer is located on the top of the pad of the flip chip, the stress on the flip chip affects the Cu/Low-K layer directly. Therefore, it is needed to improve the underfill process or materials. Especially, it becomes very important to select the underfill to decrease the stress at the flip-chip and to protect the solder bump. We have solved the delamination problem in a 90 nm Cu/Low-K flip-chip package after the temperature cycle by selecting an appropriate underfill.

Keywords: Cu /Low-K, Underfill, Delamination, Glass transition temperature, Modulus

서 론

현대 전자 산업에서 반도체 칩의 소형화와 전기적인 성 능의 향상이 동시에 요구되고 있다. 칩 소형화를 위해 반 도체 공정에서 금속 배선 폭의 미세화가 진행됨에 따라 신 호의 지연 현상이 발생하게 되어, 이를 해결하기 위해 배 선 저항 및 배선 간 용량을 줄일 필요가 대두되고 있다. 이 에 따라 배선 금속은 Al(비 저항: 3.3 µΩcm)에서 Cu(비 저 항: 1.6 µΩcm)로 대치되고, 배선 층간 유전체의 용량을 줄 이기 위해 유전 상수가 3.0 이하인 Low-K 재료가 사용되 고 있다.¹⁾ 이러한 공정을 일반적으로 Cu/Low-K 공정이 라고 한다.

Low-K의 특성을 가지는 재료는 기존에 사용 되던 SiO2 (K= 3.8~4.2) 등에 비해 유전 상수 값이 낮아 정전 용량을

줄일 수 있어 전기적인 특성, 특히 신호 지연 현상을 줄 일 수 있다. 금속 배선 폭이 130 nm 이하일 경우에는 같 은 금속 배선 폭을 가지는 Al/SiO2를 사용할 때보다 신호 지연이 크게 감소하는 특성을 보인다.²⁾ 반면에 재료의 물 리적인 특성이 취약해져 패키지 공정에서 수율 및 신뢰 성에서는 큰 문제가 되고 있다. 물질 자체의 낮은 Modulus 값과 높은 열 팽창 계수, 금속 배선과의 낮은 접 착 강도는 패키지 공정이나 신뢰성에서 배선 층 안에서 의 깨짐 현상 및 배선 층간 떨어짐 현상을 일으킬 확률을 증가시키고 있다.³⁾그러나, 이러한 문제에도 불구하고 Cu/Low-K 플립 칩 공정은 반도체 칩의 크기가 점차 작아 짐에 따라 규모가 점차 커질 것으로 예상되며, 또한 K 값 이 더 낮은 물질의 비중도 점차 커질 것으로 예상된다.⁴⁾ 따라서, Cu/Low-K 플립 칩 패키지에서 설계, 공정, 원자

†Corresponding author

E-mail: [email protected]

상의 기계적 강도를 가져야 한다. 즉, 언더필의 재료는 실리콘 공정에서 Cu/Low­K를 도입과 더불어 실리콘 칩 과 솔더 범프에 대한 고려를 해야 한다.⁶⁾

Cu/Low­K 플립 칩 패키지의 신뢰성 후 발생한 실리 콘 칩 내층의 박리 문제를 해결하기 위해 언더필을 특성 별로 검토를 하였다. 불량률 분석을 통해 검토된 Cu/Low- K 플립 칩을 패키지 하기 위해서는 낮은 유리 전이 온도 (85^oC 이하)를 가지고 상온에서 낮은 Modulus를 가지며 (7.6 Gpa 이하), 85^oC에서 1 Gpa 정도의 Modulus를 가지 는 언더필을 사용해야 신뢰성을 향상 시킬 수 있다고 판 단 할 수 있었다. 즉, 검토된 Cu/Low-K 플립 칩을 패키지 하기 위해서는 언더필의 물성을 플립 칩 솔더 범프를 보 호하는 측면보다는 Cu/Low-K 플립 칩의 내부를 보호하 는 역할에 더욱 중점을 둘 필요가 있을 것으로 판단할 수 있었다

2. 실험 방법

실험에 사용된 플립 칩은 4.75×4.18×0.75(mm³)이고 솔더 범프의 지름은 0.22 mm으로 90 nm Cu/Low-K 공정이 적용 되었다(Table 1). 플립 칩을 실장 한 기판은 8.9×8.9×0.38 (mm³)의 PCB로 실장 후 패키지는 8.9×8.9×1.30(mm³)이다 (Table 2). Fig. 1은 플립 칩이 실장된 패키지의 사진이다.

Cu/Low-K 플립 칩을 패키지 하기 전에 양산에 사용한 언 더필은 대부분 플립 칩의 솔더 범프를 보호하기 위해 적 용되었다. 그리고, 이를 위해 높은 유리 전이 온도와 높 은 Modulus 값을 가지는 언더필을 사용하여, 제품의 신 뢰성을 확보하였다. 그러나, Cu/Low­K 플립 칩 패키지 에 기존의 언더필을 사용하였을 때 온도 사이클 진행 후

ILD (Interlayer Dielectric)층과 Cu 층 사이의 박리가 10%~

15% 정도 발생하고, 그 비중은 전체 불량 중 약 90%를 차 지하였다. 불량이 발생한 패키지에 대하여 초음파 검사를 통해, 불량이 발생한 원인이 플립 칩 내층에서 발생한 박 리인 것을 확인할 수 있었다. Fig. 2는 온도 사이클 후 불 량이 발생한 패키지의 플립 칩에 대한 초음파 검사 사진 으로 하얗게 보이는 영역이 플립 칩 내층에서 박리가 발 생한 영역이다. 기존 플립 칩 패키지에서는 언더필과 실 리콘 칩의 계면에 발생한 박리가 불량을 일으키는 원인 중의 하나이다. 그러나. Cu/Low-K 플립 칩 패키지의 경 우 칩 내층에 발생한 박리가 불량이 발생한 원인으로 Cu/

Low-K 플립 칩이 스트레스에 매우 취약한 것이 발견되 었고, Fig. 2와 같이 불량 분석을 통해 패키지 후 실리콘 칩에 발생하는 스트레스가 칩의 외곽 영역에서부터 발생 Table 1. General information of Flip-Chip

Dimension 4.75×4.18×0.75 (mm³)

Solder Bump Diameter 0.22 mm

Number of Solder Bump 68

Pitch of Solder Bump 0.500 mm

Etc 90 nm Cu / Low-K, Die Thickness 0.6 mm Table 2. General information of Package

PCB Dimension 8.9×8.9×0.38 (mm³)

Package Dimension 8.9×8.9×1.30 (mm³)

Fig. 1. Picture of Flip-Chip Package.

Fig. 2. SAT photograph of Cu/Low-K Flip-Chip after Temperature Cycle.

된 것이 확인되었다. 이를 해결하기 위해 언더필의 재료 및 공정 측면에서 플립 칩에 발생하는 스트레스 특히, 외 곽 영역에 가해지는 스트레스를 줄였다.

일반적으로 솔더 범프를 보호하기 위해서는 언더필의 기계적 성질이 우수해야 하고, 이와 연관된 특성인 유리 전이 온도와 Modulus 값이 높은 것을 쓰는 것이 제품의 신뢰성 측면에서 유리하다. 지름이 0.125 mm의 솔더 범프 를 가진 플립 칩 패키지(PCB 두께: 0.38 mm)와 지름이 0.220 mm의 솔더 범프를 가진 플립 칩 패키지(PCB 두께:

1.5 mm)의 경우, 온도 사이클 후 낮은 유리 전이 온도와 Modulus의 언더필을 적용한 플립 칩 패키지는 Fig. 3의 단 면 분석 사진과 같이 솔더 접합부 깨짐 현상이 발생한 반 면, 높은 유리 전이 온도와 Modulus의 언더필을 적용한 플 립 칩 패키지에서는 Fig. 4의 단면 분석 사진처럼 솔더 접 합부 깨짐 현상이 발생하지 않은 것을 확인할 수 있다. 반 면 실리콘 칩을 보호하기 위해서는 이와 반대로 기계적인 성질을 낮추는 것이 유리하고, 이를 위해 가능한 낮은 유 리 전이 온도, Modulus 값을 가지는 물질을 선정 해야 한 다.⁹⁾ 특히, 문제가 발생한 Cu/Low-K 플립 칩은 플립 칩 의 두께가 0.6 mm로 기존에 사용되던 플립 칩의 두께인 0.35~0.45 mm에 비해 두꺼워 스트레스가 더 많이 발생하 는 것으로 분석되었다. Fig. 5는 칩의 두께에 따른 플립

칩이 받는 스트레스에 대한 시뮬레이션 결과로 칩의 두 께가 두꺼울수록 플립 칩이 받는 스트레스가 증가하는 것 을 알 수 있다.

온도 사이클 후 솔더 접합부의 깨짐 현상이 발생하지 않고, 실리콘 칩이 받는 스트레스를 낮추는 물질을 선택 하기 위해, 기존의 높은 유리 전이 온도와 높은 Modulus 를 가지는 언더필 D를 기준으로 높은 유리 전이 온도와 낮은 Modulus를 가지는 언더필 A, 낮은 유리 전이 온도 와 낮은 Modulus를 가지는 언더필 B, 낮은 유리 전이 온 도와 높은 Modulus를 가지는 언더필 C를 검토하였다 (Table 3). Fig. 6은 기존의 플립 칩 패키지에서 불안정한 언더필의 필렛에 의한 플립 칩 외곽 영역의 박리 현상 사 진으로 이러한 원인에 의한 불량을 방지하기 위해, 디스 펜싱 량을 기존 2.7 mg에서 2.9 mg으로 약 7.4% 증가시 켜 필렛의 높이를 칩 높이의 1/2정도가 되는 조건으로 진 행하였다. Fig. 7은 언더필 경화 후 플립 칩의 단면 분석 사진으로 이를 통해 언더필의 필렛이 플립 칩 전체 높이 의 1/2정도가 되는 것을 확인하였다. 언더필의 경화는 데 이터 시트를 기준으로 하되, 언더필 보이드 발생을 줄이 고, 열에 의한 스트레스를 줄이기 위해 승온 속도 및 냉 각 속도를 분당 5^oC 이하로 진행하였다. Fig. 8은 플립 칩 의 내층 및 플립 칩과 언더필의 계면 사이를 초음파 검사 Fig. 3. Photographs of solder bump of Flip-Chip after Temperature

Cycle (Flip-Chip applied with low Tg and low modulus).

Fig. 4. Photographs of the solder bump of Flip-Chip after Temperature Cycle (Flip-Chip applied with high Tg and high modulus).

Fig. 5. Relationship between Stress and Various Die thicknesses.

Table 3. Tested underfill material property

Leg A B C D

Tg (^oC) by TMA 110 78 90 137

CTE. α1 (ppm/^oC) 30 31 28 32

CTE. α2 (ppm/^oC) 118 106 103 120

Modulus(Gpa@ 25^oC) 7.4 7.6 10 9

Modulus(Gpa@ 85^oC) 5.87 1.11 2.19 6.9 Cure(Temp (^oC) / Time(min)) 160 / 90 165 / 60

로 본 사진으로 이를 통해, 플립 칩 내층 박리 및 언더필 보이드가 발생하지 않은 것을 확인하였다

3. 결과 및 고찰

기존의 언더필을 적용한 패키지가 온도 사이클 100회 에서도 불량이 발생한 관계로, 검토된 언더필에 따른 패 키지의 신뢰성 평가에서도 동일하게 진행하였다. -40^oC

~ +85^oC까지 온도 사이클을 100회까지 진행하였을 때, 언 더필 B를 적용한 패키지에서 불량이 발생하지 않았고(0/

20), 기존의 언더필 D를 적용한 패키지에서 가장 불량률 이 높았다(3/20) (Table 4).

전기적으로 불량이 발생한 패키지는 초음파 검사를 통 해 플립 칩 내층에서 불량이 발생하였을 가능성이 높은 위치를 1차로 추정한 후 SEM 검사를 통하여 실제로 플 립 칩 내층 박리가 발생한 것을 확인하였다. Fig. 9는 초 음파 검사를 통해 플립 칩 내층의 박리를 추정한 사진이 고, Fig. 10은 불량이 추정되는 지점을 SEM을 통해 확인 한 사진이다. 온도 사이클 후 언더필 B를 사용한 플립 칩 Fig. 6. Photograph and SAT image of Flip-Chip delamination

caused by irregular underfill fillet.

Fig. 7. Cross section photograph of Cu/Low-K Flip-Chip package.

Fig. 8. SAT photograph of the Flip-Chip after underfill curing.

Fig. 9. SAT photograph of the Flip-Chip after Temperature Cycle. There is delamination in Flip-Chip inner layer of Cu/Low-K Flip-Chip applied underfill A, C, D after Temperature Cycle.

을 Fig. 11과 같이 단면 분석하여 솔더 범프 쪽의 연결 부 위의 깨짐 현상 없는 것을 확인하였다. 이를 바탕으로 언 더필 B에 대한 신뢰성을 추가로 진행하였다. 2차로 신뢰 성을 진행할 때는 85^oC, 85%RH 환경에서 24시간 흡습과 리플로우 3회를 진행한 패키지를 온도 사이클을 진행한 후, 전기적인 검사에서 양품인 것을 확인하였으며(Table 5), 초음파 검사를 실시하여 플립 칩 내층 박리 및 언더필

박리가 발생하지 않은 것을 확인하였다. Fig. 12는 언더 필 B를 적용한 플립 칩 패키지의 온도 사이클 후 플립 칩 내층과 플립 칩과 언더필 계면 사이를 초음파 검사한 사 진이다.

3차로 진행된 신뢰성은 온도 사이클을 500회까지 진행 한 후, 불량이 발생하지 않은 것을 확인하였다 (0/40) (Table 6).

Fig. 13은 신뢰성 1차 결과에 대한 유리 전이 온도와 불 량률의 관계에 대한 회귀 분석으로 로그 형태로 상관성 (불량률 = 0.2622* ln(유리 전이 온도) - 1.1363)을 가지고 있고, 회귀 식의 값이 실제 값과 일치하는 정도를 나타내 는 R 제곱 값이 0.99로 상관성이 매우 높아 유리 전이 온 도가 낮을수록, Cu/Low-K 플립 칩의 패키지의 신뢰성이 크게 향상되는 것을 확인 할 수 있다. 반면에 Modulus값 과 불량률의 관계는 언더필의 온도 별 Modulus값에 따라 그 상관성에 차이를 보이고 있다. 25^oC에서 언더필의 Modulus 값과 온도 사이클 진행 후 불량률은 Fig. 14 처 럼 큰 상관성이 보이지 않은 반면, Fig. 15처럼 85^oC에서 의 언더필의 Modulus 값에 따른 불량률은 선형적인 상관 성 (불량률 = -0.01484 + 0.02236*Modulus(@85^oC))을 가 지고, R 제곱 값이 0.94로 Modulus 값이 높을수록 불량률 이 높은 경향을 보이고 있다. 이러한 특성은 언더필 B와 언더필 D를 DMA(Dynamic mechanical analyzer) 분석한 Fig. 16에서 알 수 있듯이 유리 전이 온도를 전후로 언더 Fig. 10. SEM photograph of the Flip-Chip after Temperature

Cycle.

Fig. 11. SEM photograph of the Flip-Chip after Temperature Cycle.

Fig. 12. SAT photograph of Flip-Chip after Temperature Cycle.

Table 5. Second Reliability Result about Underfill B from Table 4 Precondition Electrical

Test

Temperature Cycle

Electrical Test 85^oC 85%RH 24hr

Reflow 3 times 0% (0 / 70) -40^oC~85^oC

100 Cycle 0% (0 / 70)

Table 6. Third Reliability Result about Underfill B from Table 4 Underfill Reflow

(260^oC /3 times)

Temperature Cycle (-40^oC ~+8^oC 500 Cycle)

B 0 / 40 0 % ( 0 / 40)

Fig. 13. Relationship between Failure rate and glass transitions temperature of the underfill.

필의 Modulus 값이 급격한 변화를 보이기 때문에¹⁰⁾, 유리 전이 온도가 온도 사이클 범위 안에 위치할 경우(언더필 B), 85^oC에서 1 Gpa 정도의 낮은 Modulus를 가지는 반면, 유리 전이 온도가 온도 사이클 범위 이상에 있을 경우(언 더필 A, C, D) 2~7 Gpa의 Modulus를 유지하는 관계로 언 더필에 의한 플립 칩의 스트레스가 증가한다고 확인할 수 있다. 이 중 언더필 C는 유리 전이 온도가 90^oC로 A와 D 에 비하여 낮은 값을 가지고 있으나, 상온에서 Modulus가 10 Gpa로 다른 언더필에 비해 높은 값을 가지기 때문에 85^oC에서도 2.19 Gpa의 Modulus를 가지게 되어 비교적 낮은 유리 전이 온도임에도 불량이 발생한 것으로 판단 된다.

낮은 유리 전이 온도와 낮은 Modulus를 가진 언더필을 적용하였음에도 온도 사이클 후 솔더 범프 깨짐에 의한 불량이 발생하지 않은 것은 검토된 패키지 PCB가 0.38 mm로 얇은 두께를 가지고 있어 솔더 범프에 스트레 스가 작게 걸리고¹¹⁾, 솔더 범프의 지름이 0.22 mm로 PCB 두께에 비해 넓어 스트레스에 의한 솔더 범프 깨짐 현상 이 발생하지 않은 것으로 판단된다.

이를 통해, 검토된 Cu/Low-K 플립 칩을 패키지 할 경 우, 낮은 유리 전이 온도를 가지고 상온에서 낮은 Modulus를 가지며, 85^oC에서 1 Gpa 정도의 Modulus를 가

지는 언더필을 사용해야 신뢰성을 향상 시킬 수 있다고 판단 할 수 있었다. 이러한 특성을 가지는 언더필이 요구 되고 가능한 이유는 Cu/Low-K층이 스트레스에 취약하다 는 점과 플립 칩의 두께가 두꺼워 Cu/Low-K 층이 받는 스 트레스가 커진 반면, PCB의 얇은 두께 및 넓은 플립 칩 솔 더 범프 지름으로 솔더 범프의 스트레스에 대한 저항이 커졌기 때문이다. 따라서, 검토된 Cu/Low-K 플립 칩을 패 키지 하기 위해서는 언더필의 물성을 플립 칩 솔더 범프 를 보호하는 측면보다는 Cu/Low-K 플립 칩의 내부를 보 호하는 역할에 더욱 중점을 둘 필요가 있을 것으로 판단 할 수 있었다.

4. 결 론

Cu / Low-K를 사용하는 플립 칩의 온도 사이클에서 신 뢰성을 확보하기 위해서는 기본적으로 알맞은 언더필 물 질의 선정이 매우 중요하다. 이때, 언더필 자체의 성질도 중요하지만, 동시에 플립 칩의 구조에 대한 고려도 이뤄 져야 한다. 기존에 사용하던 언더필이 주로 솔더 범프를 보호하는데 초점이 이뤄진 반면, 본 실험에서는 플립 칩 에 대한 스트레스를 줄이는 목적으로 진행하였다. 본 연 구를 통하여 Cu/Low-K 공정을 사용한 플립 칩의 언더필 에 대한 기본 방향을 설정하였고, 향후 개발 예정인 Cu/

Low-K 플립 칩 패키지에 대한 공정 개발의 기본 데이터 를 확보하게 되었다.

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International Microsystems, Packaging, Assembly Confer- Fig. 14. Failure rates to the glass transition temperature of the

underfill.

Fig. 15. Failure rate by modulus (@85^oC) of the underfill.

Fig. 16. Plot of the modulus by temperature [10].

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