Chapter 01 제조 공정 및 원∙부자재

Chapter 01 제조 공정 및 원∙부자재

IC Processing & Materials

01.01 IC 제조와 설비 개요

IC Fabrication & Facility

01.02 원∙부자재

Raw Materials & Subsidiary Materials

• 반도체 산업의 공급망에 따른 서로 다른 3 종류

업태(사업 형태)

. 제품 기획으로부터 연구/개발, 생산, 시험, 조립과 판매에 이르기까지 모든 기능을 한 조직 내에 보유하고 있는 형태의 반도체 기업

2) (회로) 설계 전문 업체(Design House, “Fabless”^*2)

. 제품을 기획하는 능력은 보유하고 있으나, 제조 설비(Fab)를 갖추지 않고 IC Chip 회로를 설계하는 기능만을 보유한 회사

. (회로) 설계 전문 기업의 경우 제조 설비를 갖추고 있지 않으므로, IC Chip의 제조와 생산은 제조/생산 전문 기업(Foundry)에 위탁(Outsourcing)

3) 수탁 전문 업체(Foundry)

. 제조 설비만을 갖추고 있어 IC Chip 설계 전문 업체에 해당 제품을 제조/공급하는 역할을 하게 된다

*1 그 외, 반도체 조립(Package, Assembly)과 더불어 시험(Testing)만을 전문으로 하는 업체가 존재하기도 하며, 수탁 전문 업체 중에는 조립과 시험 Service를 병행하는 경우가 있음

*2 Fabless(Fabricationless), “Fab”; Fabrication의 줄인 말로서 반도체 산업에서 흔히 제조 설비가 마련되어 있는 공장이나 현장을 일컫는 용어

Figure 1S.1 반도체 산업의 일반적인 공급망 구성도 Design

House Foundry

IDM Circuit Design

Wafer

Processing/Manufacturing

Front-End

Test

&

Packaging

Back-End

Sales Marketing

Test/Package House

Virtual IDM (but sometimes Test/Package House could be Excluded)

반도체 사업의 공급망과 사업 형태(Supply Chain & Business Models Semiconductor Industry)

제품 및 관련 기술 개발 업무 흐름도(Technology/Product Development Flow)

제품 기획

(Product Planning) 기술 개발

(Technology Development)

제품 개발 및 검증

(Product Development

&

Verification)

제품 품질 보증

(Product Qualification)

Device Eng.

PI (PA) Planning

Unit Process

단계 기능

Product Definition

& Specification

. Component Design (Trs., Cells, etc.) Design Rule

Set-up Test Vehicle Design

Circuit Design

. Process Set-up . DR Evaluation (Physical)

. Integrated Process Set-up . Physical & Electrical DR Evaluation & Finalization

TV Mask^*1 Making

. Evaluation & Finalization of Electrical Functions

. Extraction of SPICE Parameters

Product Design

Product Mask^*1 Making

Input of Development Lots

Processing of Development Lots

Failure Analysis & Yield Enhancement Verification of Yield &Engineering Sample Release

Mask- Making

Figure1S.2 기능(조직)에 따른 집적회로 개발의 단계와 흐름 ( Flow Chart)

. New Circuits, Basic Circuit Features, etc.

. New Processes, Materials, etc.

*1 Mask ☞ I.3.3 (in p30)

• 제품 기획(Product Definition)과 규격화(Specification

)

. 제품을 기획하는 단계에서 어떤 용도의 제품을 어떤 규격으로 만들 것인가에 대해 논의/결정하고, 제품이 만들어진 이후 객관적으로 정량화된 시험을 할 수 있도록 하기 위해 각종 시험 항목들을 수치화하는 작업

^* Specification은 규격을 정하는 것을 의미, 그 결과로 정해진 제품의 규격은 “Specifications” (복수)로 칭하며, 흔히 “Specs.”로 약하여 부른다 업계에서는 “Specify”라는 동사 대신 줄인 말, Spec.을 동사화하여 일반적으로 사용 (예; Spec (as verb)-> Specked, Specking, etc.)

• 소자 설계(Component Design)

. 일반적으로 집적 회로(Integrated Circuit)에 들어가는 여러가지 능동 (Active), 혹은 수동 단위 요소(Passive Element)들을 설계하는 것을 뜻한다 e.g. Transistor, Inverter, Register, Gate, Capacitor, Capacitors, Resistors, Memory Cells, Pixels 등

• 회로 설계(Chip Design, Integrated Circuit Design)

. 위에서 설계된 여러가지 단위 요소(소자)들을 모아서 원하는 Chip의 성능과 규격에 맞추어 논리적으로 집적회로를 그리는 작업

. 오늘날의 집적회로는 많게는 수십억 개의 단위 소자들을 한 Chip에 내재하고 있어서, 회로 설계는 대단히 정교하고, 복잡한 설계 과정과 검증(Verification)과정을 거쳐야 하고, 대부분 의 경우 이러한 검증 작업은 인간의 한계를 넘어서는 방대한 작업들을 포함하고 있어서 고성능 Computer의 기능을 빌어야 하며, 따라서 집적 회로 설계에는 CAD(Computer Aided Design) 작업이 필수적이다

주) 반도체 산업에서 “설계(Design)”라고 할 때, 좁은 의미로는 회로 설계를 의미, 그러나 넓은 의미로 보면 설계에는 ‘회로 설계’뿐 아니라 ‘소자 설계,’ ‘공정 설계’ 등과 같이 다양한 설계 작업이 존재한다

• 앞 Slide의 업무 흐름도에 사용된 전문 용어들 . DR(Design Rule)

. TV(Test Vehicle), TEG(Test Element Group) ☞ I.2.6 (3) in p18

. Process Set-up

. SPICE(Simulation Program with Integrated Circuit Emphasis) Parameter Extraction ; SPICE 매개변수 추출 . FA(Failure Analysis, Physical/Electrical)

. Yield(수율; 收率, 또는 회수율) ☞ I.2.7 (3) in p21

. QS(Qualification Sample), ES(Engineering Sample), CS(Customer Sample)

. DRC(Design Rule Check) / ERC(Electrical Rule Check) / LvS(Layout vs. Schematics)

제품 기획과 제품 설계

• 단위 공정(Unit Process)

. 감광(노광, 노출; Lithography, Photography, Exposure 등으로 다양하게 부름 ), 식각(Etch), Ion 주입(Ion Implantation), 열 공정(Thermal), 화학적 기상 증착(CVD^*1

),

), 세정(Cleaning), CMP 등의 공정이 그 예이며, 이 들 공정 하나 하나가 집적공정(Integration Process) 과정 중의 개별적인 단위 공정으로 분류

*1 CVD: Chemical Vapor Deposition ^*2 PVD: Physical Vapor Deposition (Sputtering

. 집적공정은 일반적으로 위의 각 단위 공정들을 한번만 거치는 것이 아니라 여러 번의 반복적인 단위 공정 작업이 교대로 이루어져야만이 완성된다 ^*1 CVD: Chemical Vapor Deposition, ^*2 PVD: Physical Vapor Deposition (Sputtering)

• 조합 공정(Module Process)

. 물리적으로는, 여러가지 단위 공정들의 조합(작은 집합)이며, Chip 내에 전기적 기능을 부여하기 위한 단위 공정의 조합이다

. 소자 격리(Isolation), Well 형성, Transistor 형성, Capacitor 형성,

배선(Interconnection), 보호층 형성(Passivation) 등의 공정이 그 예

단위/조합/집적 공정 - Unit/Module/Integrated Process

Figure1S.3 IC Chip을 만들기 위한 집적공정(Integrated Processes)의 구성도 단위 공정의 집합체인 여러 개의 서로 다른 Module 공정이 연속적으로 이루어져야만 IC Chip이 완성되는데, 이러한 구성 작업을 ‘공정 설계’

(‘Process Integration’ 혹은, ‘Process Architecture’)라 부른다 하나의 Module 공정은 여러 개의

단위 공정의 조합으로 이루어진다 Unit Process 1

Unit Process 2

Unit Process n Unit Process 3

Unit Process Module Process Total Process

Integration

(Starting) Module

A

Module B

Module C

(Final) Module

N

Module ProcessX •••

단위, 집적 공정과 주변 기술(Unit Process, Integration & Peripheral Technologies) - 개관

C

전공정 Front-End Processing

Figure1S.4 Structure of Unit/Module/Integration/Peripheral Processes 하나의 Module 공정은 여러 개의

단위 공정의 조합으로 이루어진다 Unit Process 1

Unit Process 2

Unit Process n Unit Process 3

Unit Process Module Process Total Process

Integration

(Starting) Module

A

Module B

Module C

(Final) Module

N

Module ProcessX •••

Back-End Processing Assembly(Package)

Pre-Test (Wafer Level)

Final Test (Package Level)

Transistor 형성

배선 Interconnection

보호막 형성 Passivation

후공정 Front-End Processing

FEOL Technology (Front-End of Line Tech)

BEOL Technology (Back-End of Line Tech) Peripheral Techs.

• Vacuum

• Plasma

• Cleaning

• Inspection

청정도에 따른 집적공정의 대분류

• 전(前)공정(Front-End Processing)

. IC의 개발/제조 과정에서 기판(Substrate, Wafer ; 집적 공정을 진행할 때 처음 시작하는 재료로서 각종 전도층과 절연층을 위에 덧붙여 입체적인 집적 회로를 제조하게 된다)을 투입해서 모든 공정이 끝나기까지의 과정을 통틀어 언급함

. Figure1S.4는 단위 공정과 Module 공정의 조합으로 나타낸 집적 공정 전체의 구성을 보여주는 동시에, 완성된 집적 공정이 이후에 진행될 후(後)공정에 대하여 전공정을 나타내는 그림으로도 해석할 수 있다

• 후공정(Back-End Processing) ☞ I.3.7 (3) in p54-56

. 전공정을 마친 직후부터 시험(Test), 포장(Packaging, 혹은 Assembly) 공정을 통틀어서 이르는 단어

. 일단 집적 공정이 모두 끝난 Wafer를 청정실(Clean Room, 혹은 Fab)에서 가지고 나와 시험이나 포장을 위한 별도의 공간(상대적으로 전공정 공간 대비 저청정도 공간)으로 이동하여 최종 단계의 시험 및 Packaging 공정을 거치게 되므로 전∙후 공정으로 구별하여 부르게 된다

* 본 교재에서는 IC 제조 공정의 일부로서 후공정을 다루고 있으나, 이 학과목의 주관심사는 전공정이므로 이를 선행하여 학습한 이후에 다루기로 한다

• 청정실(Clean Room)과 청정도(Cleanliness Class)

. IC Chip 제조 과정에서는 아주 작은 먼지(mm 수준의 Particle, Particulate)라도 Chip의 성능을 저하시키거나 아예 기능하지 않도록 하는 불순물(Impurity)로 작용하므로, IC Chip 제조 공정은 일반 실내보다 먼지가 훨씬 적거나 없는 청정 공간에서 이루어져야 한다

. 청정실에 있는 먼지의 농도를 “Class” 단계로 구분

e.g. “Class 10”은 1 ft³의 체적 내에 0.5 mm의 먼지가 10개 이하로 유지되는 청정도를 가지는 공간 (전통적 Class 등급 분류)^*1 ☞ I.2.7 (8) in p24

*1 뒤의 “청정도와 공기 조절”에서 다시 언급하겠지만 청정도를 정의하는 먼지의 기준 크기는 오늘날의 초미세화 경향에 따라 보다 더 더 엄격해 졌음

. 수십 nm의 선폭을 가지는 최첨단 IC Chip을 다루는 오늘날의 Fab은 청정도를 Class 1^*2(실제로는 Class 0와 마찬가지^*)으로 규정하고 유지하는 것이 일반적이며, 허용하는 불순물이나 먼지 입자(Particle) 입자의 크기도 원래의 규정보다 훨씬 엄격하게 0.1 mm 이하로 규정한다

^*2 Class 1 이라는 것은 정의 상으로는 먼지가 하나 밖에 없는 것을 뜻하지만, 실제로 이 수준의 청정도가 보장된다면 먼지 입자의 숫자는 그 의미가 없다고 보아도 무방함, 즉 어떤 청정실의 Class 1이라는 것은 실제로 먼지가 그 실내 공간 내에 단 하나도 없다고 해석하는 것이 타당함

Design Rules & CD(Critical Dimension)

• Design Rules(설계 규격)

. 회로/집적공정/소자의 설계에 필요한 모든 물리적, 전기적 변수를 규정한 규칙을 총칭하는 용어

• 최소 선폭(最小 線幅, MFS; Minimum Feature Size)

. 집적 회로에 사용되는 신호선의 폭 중에서 가장 작은 수치 (흔히 공정이나 설계 기술 수준의 척도)

. DR에는 이러한 최소 선폭은 물론 회로 내의 모든 신호선에 대한 선폭을 규정하게 된다

• Patterning(Pattern 형성)

설계된 규격에 따라 집적공정에서 신호선을 만드는 작업을 부르는 용어로서 감광 공정과 식각 공정의 조합으로 이루어진다 (Patterning = Lithography + Etching)

• CD(Critical Dimension)

. Pattern 형성을 위해서는 Mask 제작 → 감광 → 식각의 여러 단계를 거쳐야 하므로 각 공정 단계마다 오차가 생기게 되어 실제 DR에서 규정한 규격대로 정확한 선폭을 가진 신호선을 그릴 수 없게 된다

. Patterning 단계 별 공정에서 얻어진 선폭을 CD라고 부르며 각 단계 별로 다음과 같이 구별하여 부른다 1) As-Drawn CD

설계 시 DR에서 규정한 선폭

2) Mask CD

감광 공정에서 사용하는 Mask를 제작할 때 생긴 오차를 가진 CD

3) DICD(Development Inspection CD, Printed CD; 現像 후 CD) ☞ Figure 1S.5 Mask를 이용하여 Wafer 상에서 감광 공정 후에 Photo Resist 위에서 얻게 되는 CD

4) FICD(Final Inspection CD, Physical CD ; 식각 후 CD)

식각 과정을 거친 후 Wafer 위에서 최종적으로 얻어지는 CD Figure 1S.5 110 nm Equal L/S(Line & Space) Printed 110nm

110nm

Layer to be Etched Exposed

Photo Resist Patterns

• 검증의 대상

∙ 새로운 집적 회로 제품을 개발한 이후, 이를 검증하기 위해서는 다음의 3가지에 대한 검증이 필요 – 모든 새로운 변수에 대한 검증

1) 새로운 기술에 대한 검증 (New Technology Verification) - 새로운 설계 (New Set of Circuitry)

- 새로운 소자 (Transistor, Resistor, Capacitor, etc. - Components such as Transistors, Cells, and other Active/Passive Elements)

- 새로운 공정 (위의 새로운 설계와 소자의 결과물을 IC로 만들기 위한 공정)과 이를 위한 장비(Tools)

2) 새로운 Mask에 대한 검증(Mask Verification)

- IC Pattern을 형성하기 위한 Mask Set에 대한 검증(Full Set of Masks - Reticles)

3) 최종 제품에 대한 검증 (Product Verification/Qualification^*)

- 개발/생산된 신제품을 고객에게 판매하기 전, 제품 기획 당시 확정한 시험 규격(Specifications)과 신뢰성(Reliability) 규격 만족 여부 시험, 검증

- 상기와 같이 개발/생산된 신제품은 정해진 규격을 만족하는 정도와 그 용도에 따라 다음과 같이 몇 가지로 구별하여 부른다

(회사에 따라 같은 용어를 다른 의미로 해석하는 경우가 있어 대해 제조자와 구매자, 소비자 간에 그 의미를 정확히 이해해야 할 필요가 있음) ① ES(Engineering Sample)

규격 충족 여부에 상관없이 동작하는 견본으로서 내부 검증을 위해 평가 용도로 쓰이는 단계의 견본 제품

② QS(Qualification^* Sample):

내부 검증(Internal Qualification)을 통과(합격)한 견본 제품 (내부에서 정한 규격을 만족하는 견본 제품)

③ CS(Commercial/Customer Sample)

내부 검증을 통과한 제품으로서 대량 생산 직전에 고객에게 사전 검증(합격 여부 판정)을 위해 배포하는 견본 제품

반도체 제품을 위한 검증 ^* (Product Verification)

• 청정실 내 장비 배열 방식

. 생산 대상 품목, 집적 공정의 특성과 그에 따른 장비 배치의 효율성 등을 고려하여 청정실 내에 각종 제조 설비를 적절히 배치하는 것이 매우 중요하다

. 반도체 공정에 쓰이는 장비들은 크기(Footprint)가 대단히 크고, 일반적인 제조 장치와 달리 단위 면적당 건설 비용은 물론 유지 관리 비용이 훨씬 많이 소요되는 청정 공간에 놓이게 되므로, 집적 공정의 순서와 작업 동선, 공간 효율 최적화를 고려한 배치가 필수적이다

. 일반적으로 앞서 언급한 많은 단위 공정들은 집적 공정이 규정하는 순서에 따라 서로 다른 장비에 의하여 진행되며, 따라서 전체 집적 공정을 통하여 Wafer는 수많은 종류의 장비에서 해당 공정을 거쳐야만 최종적으로 Chip으로 기능할 수 있는 상태가 된다

. 장비를 청정실 내에 배치하는 방법에는 일반적으로 Figure 1S.6, Figure I-47 (in p58) 에서 보는 바와 같이 구획형과 Figure 1S.7 같은 개방형이 있다 1) 구획형(폐쇄형, Bay-Chase Type) 청정실 ☞ 그림 1.14 in p16

2) 개방형(Open Type) 청정실

청정실(Fab) 내 장비 배열(Clean Room Layout) 및 청정실 운용 방식

Figure 1S.7 개방형 청정실 내 장비 배치 Figure 1S.6 구획형 청정실과 장비 배치 방식 a) 내부 설치 방식, b) 벽체 고정 방식

(a)

공정 공간 (Processing Area)

공정 공간

장비 B C

A

정비 공간

정비 공간

(Maintenance/Service Area) (b)

공 정

작 업 자 동 선

정 비

작 업 자 동 선 정 비

작 업

자

동 선

(a)

(Processing Area) 공정 공간

장비 B C

A

정비 공간

(b) 공 정

작 업 자 동 선

청정실(Fab) 내 장비 배열(Clean Room Layout) 및 청정실 운용 방식 (계속)

Figure 1S.9 벽체 고정 방식 장비 (Wall-Mounted Tools) Figure 1S.8 구획형 청정실 내 내부 설치 방식의 장비 배치

(Tools Placed inside the Process-Bay in Bay-Chase Type Clean Room)

• 구획형 청정실

. 동종, 또는 유사 기능의 장비를 격리된 공정 작업 공간(Process Bay)에 한데 몰아서 배치하며 여러 개의 Bay를 종∙횡렬로 모아 청정실을 구성하게 되는데, 정해진 공간에 출입하는 작업 인원을 최소화하고, 그에 따른 규제를 하기에 좋다 (중앙 복도와 각 Bay를 미닫이 문으로 격리하고 Bay 상주 인원을 최소화하도록 규정하여 작업자에 의한 불순물 발생 억제)

. 정비 공간과 작업 공간이 격리되어 있으므로 청정실 내부로의 정비자의 출입 인원을 억제할 수 있는 장점이 있다

. 구획형에는 작업 공간 내에 장비를 설치하는

Figure 1S.6 (a), Figure 1S.8, Figure I-50 (in p60)과 같은 내부 설치 방식과 Figure 1S.6 (b), Figure 1S.9와 같이 작업 공간에는 장비 제어, 조작에 필요한 제어판 (Control Panel)만을 노출시키고 장비 본체는 정비 공간으로 빼내는 벽체 고정(Wall-Mount) 방식이 있다

• 개방형(Open Type) 청정실

. 반도체 공정은 일관 공정이 아니므로 장비와 장비 사이를 무수히 많이 왕복하며 공정을 수행해야 하는 속성이 있는데, 개방형의 장비 배치에서는 장비를 공정 흐름에 따라 배치할 수 있는 자유도가 커져서 집적 공정 전체를 통해 동선을 줄이는 효과가 있는 것이 장점

. 좁은 공간을 효율적으로 활용할 수 있는 장점 (구획형에 비해 청정실 면적을 줄일 수 있으므로 청정 공간 건설 비용을 절감할 수 있는 장점)

. 개방형 청정실에는 작업 공간과 정비 공간의 구별이 없어서 공정 작업 인력과 정비 인력이 모두 같은 작업 공간에서 일하게 되는 단점이 있음 (청정도 유지의 문제)

• 구획형 청정실과 개방형 청정실의 비교

. 개방형은 구획형에 비해 공정 작업 동선을 효율적으로 고려할 수 있는 이점, 공간을 효율적으로 활용할 수 있는 장점이 있는데 반해, 공정 작업자 움직임이 빈번하게 발생하고 공정과 정비 작업자가 동일한 공간에서 작업하게 되므로, 청정도 유지의 관점에서는 부정적인 요소가 상존한다

• 구획형 청정실의 내부 설치 방식과 벽체 고정 방식 비교

. 벽체 고정 방식은 공정 작업 공간이 일직선으로 구획되어 그에 따라 공간 내 공정 작업자의 움직임도 간결해지므로, 상하 공기 흐름 방향의 급격한 전환에 따른 와류(渦流, Air Turbulence) 발생을 억제하게 되어 국부적으로 청정도에 영향을 미칠 수 있는 소지를 원천적으로 배제할 수 있다

. 구획형 청정실에는 정비 공간과 작업 공간이 분리되어 청정실의 출입 인원을 억제할 수 있는 장점이 있음 ☞ Figure 1S.10

(a)

(Processing Area) 공정 공간

장비 B C

A

정비 공간

정비 공간

(Maintenance/Service Area)

(b)

공 정

작 업 자 동 선 정 비

작 업 자 동 선

Figure 1S.10 정비 공간(Service Area) 내의 정비자의 작업

청정실(Fab) 내 장비 배열(Clean Room Layout) 및 청정실 운용 방식 (계속)

• 청정실(Clean Room)

. 청정도(먼지의 농도), 온도, 습도, 기류, 외부와의 압력 차 등이 공정의 목적에 맞는 규격대로 종합적으로 제어, 관리되는 공간이나 영역을 말하는데, 이렇게 청정실 내의 여러가지 환경을 조절하고 제어하는 것을 공기 조절(조화), 혹은 현장에서는 줄여서 공조라고 부른다

. 외부의 공기를 흡입하여 청정실 내 온도, 습도, 기류, 청정도를 유지함으로써 물리적으로는 쾌적한 작업 조건을 조성하고, 생산 제품의 요구 조건에 맞도록 항상 일정한 환경을 유지

. 반도체 산업에 있어서 청정실의공조의 제어 대상

1) 청정도, 2) 온도, 3) 습도, 4) 공기 정압, 5) 오염원(청정실 내부로 진입하는 모든 작업자와 장비를 포함한 원∙부자재)

. 전자 산업, 제약 산업, 병원 내 수술실과 특정 목적의 실험실, 청정 식품 제조 산업, 원자력 연구실 등 여러 연구, 산업 분야에 걸쳐 그 활용 범위가 다양하고 광범위해졌으며, 이에 따라 그 활용도와 필요성이 점점 증대되는 추세로서 오늘날 청정실 설계 및 건설 분야는 독자적인 산업 영역으로까지 발전하기에 이르렀다

• 청정도(Cleanliness)

. 사용 목적과 용도에 부합^*2되도록 청정실의 등급을 정하게 되는데, 이러한 청정 등급을 계량하는 척도

*1 교재의 설명과 배치되는 부분이 있음을 인지할 필요가 있음

*2 청정도에 따라 청정실을 건설하는데 소요되는 비용의 차이를 고려하여야 하므로 기술적 필요 이상의 기준을 세우지 않도록 유의

. 일반적으로 1 ft³(cubic feet) ^*3 내 0.1 mm^*4 이상의 입자가 몇 개 있는가를 기준으로 표현하는데, 실제 측정 과정의 현실적인 문제를 감안하여 공기 표본을 포집하는 시간 개념을 도입 하여야 하므로 1분 간 포집한 공기 표본 내에서 먼지의 수를 나타내는 CFM(cubic feet / minute)이라는 단위를 사용하게 되며, 이를 기준으로 하여 청정도를 규정한다 ☞ Table 1S.1

*3 1 ft = 30.48 cm, 따라서 1 ft ³= 0.028 m³

*4 기준이 되는 먼지 입자(Particle)의 크기에 대해 과거 0.5 mm, 0.3 mm 등의 기준이 있었으나 청정도에 대한 규격이 점점 까다로워지고 있는 만큼 최근 반도체 산업 현장의 추세는 그 크기를 0.1 mm으로 규정하는 것이 실질적 표준이다

☞ Table I-5 in p24

청정도(Cleanliness)와 공기 조절(Air Conditioning)

Class

(청정 등급) 먼지 개수 (CFM) 1 < 1 10 < 10 100 < 100 1,000 < 1,000 10000 < 10,000 100000 < 100,000 Table 1S.1 청정도 등급

• 청정도의 유지 및 관리

수율 향상(Yield Enhancement), 품질 제고(Quality Product), 제품 신뢰성(Reliability) 향상

. 청정도에 영향을 미치는 오염(Contamination)원은 매우 다양한데 주요 원인은 다음과 같다 1) 사람(작업자),

2) 기계(주로 마찰 부위에서 발생하는 입자), 3) 재료(원∙부자재 고유의 오염 물질) 및 공구류, 4) 공정과 정비 작업 방법,

5) 작업 공간 환경 (청정실 수칙 준수 여부)

. 사람은 그 자체로서 주요 오염원이 되는 데다가 사람의 움직임도 정숙한 공기 흐름을 방해하고 먼지를 일으키는 요소가 되므로 청정실 진입 시에는 반드시 정전기 방지^*2 직물로 직조되고 또한 주기적으로 세탁되는 방진복(防塵服, Smock)과 방진화, 방진 장갑을 착용하는 것은 물론 청정실 진입 때마다 항상 Air Shower를 거쳐야 하며, 청정실 진입 전 수칙^*2 및 청정실 내 움직임에 대한 각종 수칙을 철저히 준수해야 한다 ☞ I.4.3 & I.4.4 in p58-59 ☞ Figure 1S.11

^*1 CCY ; Conduction Carbon Yarn, 정전기를 없애는 특수 섬유로 짜여진 직물

^*2 화장품 사용, 흡연 후,도는 격렬한 운동 후 청정실 진입 등을 하지 않아야 한다

e.g. 사람은 단순히 서거나, 앉는 행동, 걷다가 갑자기 정지하는 행동만으로도 분당 ~10만개의 먼지를 발생 (0.3 mm 이상의 먼지 크기 기준)

. 공정 장비나 설비는 물론 원부자재, 공구류, 필기류(청정실용 필기류 별도 사용), 종이류(청정실 용 무진지; Clean Paper)는 모두 사전 승인을 거치거나 사전 세정을 마친 후에 청정실에 반입하여야 한다 ☞ I.4.5 in p62

청정도(Cleanliness)와 공기 조절(Air Conditioning)

Figure 1S.11 (a) 일반적인 방진 복장, (b) 특수 방진복장 (b)

밀폐형 Hemet 공기통 연결

Hose

(a) Wafer Carrier 방진 모자 (일체형, 분리형)

Mask

신발 (CCY방진복 ^*2 Smock) (2중; Vinyl+방진) 장갑

무진지

01.02 원∙부자재

Raw & Subsidiary Materials

IC 공정과 제조에 있어서 원재료의 조건 및 다양성

* 반도체 산업의 속성 상 수 많은 종류의 원∙부자자재가 필요하지만, 여기서는 전공정과 관련된 기판을 비롯한 중요 원∙부재료만을 설명

• 기판(Substrate, Wafers)

. 전공정을 시작하는 원재료로서 단결정 기판을 사용하며 그 위에 수 많은 단위 공정을 통해 여러가지 전기적 기능을 담당할 소자(신호선)를 입체적으로 구성하여 미세 회로를 얹게 된다

. 기판의 대직경화(大直徑化)^*1 - 특히 Silicon의 경우

더 높은 생산성(Wafer 당 Chip 수 증가 → 가격 경쟁력 향상)을 위해 직경이 큰 기판을 사용, Silicon 기판의 경우 역사적으로 f 4” → 6” → 8” → 300 mm^*의 단계를 거쳐 기판의 직경 이 증가하여 왔으며, 더 높은 생산성을 위해 몇 년 전부터는 f 450 mm 기판에 대한 논의가 진행 중 ☞ Figure I-12 in p15

*1 대부분 대구경화(大口徑化)라는 용어를 많이 쓰는데 이는 일본식 한자어 표현

*2 300 mm vs. 12”(inch): 국제 단위계(SI: International System of Units)가 인정하는 단위인 mm로 표기한 “300 mm (Wafer)”가 산업 표준이며, 표준 용어도 12”가 아닌 300 mm

• 금속 재료 및 요업 재료(Metallic Materials and Ceramics)

. 사용 재료의 다양화에 따른 Physical Vapor Deposition 공정을 위한 Source(Target) 재료의 다양화 e.g. Al-Si, Al-Cu-Si, Ti, Ta, Cr, etc.

. 고전도도 배선 재료

전통적으로 Aluminum을 사용하여 왔으나 1990년대 후반부터 초미세화, 고집적화에 따라 Chip 내의 신호 배선의 길이가 점점 증가함에 따라 전도도가 더 높은 Copper를 사용하기 시작하였다 ☞ Table 1S.2

. 고온 안정성, 반응에 대한 안정성이 요구되는 정밀 요업 재료 (Fine Ceramic for High Temperature Resistance and Stability) e.g. SiC, TiSi2, RuO2, Ta2O5, WSi2, etc.

. 고순도 석영(Quartz)

고온에 견디는 내열성(Resistance to High Temperature)과 화학적/물리적 반응에 대한 안정성으로 인해, 이와 같은 처리가 요구되는 공정에서 Wafer를 감싸고 보호하는 용기로 사용되거나 초고온 공정( ≥ 1200 °C)을 위한 공간을 제공

. 세정, 증착 공정을 위한 정밀 화학제품(Fine Chemicals)

원소 단위의 관점에서 보더라도 반도체 제조에 사용되는 재료는 점점 더 다양화되고 있음을 다음 Slide의 그림을 통해 알 수 있다 ☞ Figure 1S.12

Table 1S.2 금속의 전기전도도

• 주기율표로 보는 집적회로 사용 재료의 확장

. 집적회로 제조 공정에서 물성의 진보를 위해 다양한 재료의 선택이 이어져 왔으며 ‘70년대 집적회로가 본격적으로 만들어지기 시작하여 오늘날에 이르기까지 점점 확대되고 있는 추세

IC 공정과 제조에 있어서 원재료의 조건 및 다양성 (계속)

Figure 1S.13 반도체 제조에 사용되는 재료의 다양화 - 주기율표로 보는 IC 제조 공정에서의 사용 재료의 확장 Expansion of Elements Used in IC Fabrication

1980’s 1990’s 2000’s

• 정밀 화학 제품(Fine Chemicals)

. 수지(樹脂, Resin) 등의 고분자 재료(Polymeric Materials such as Resin) - 감광제(PR, Photo Resist), Polyimides(PI), etc. ☞ 8장 Sections 4 in p308-312

. 식각(蝕刻)재(Etchants in Liquid or Gas State)

반도체 공정에 사용되는 식각 방식에는 건식(乾式, Dry)과 습식(濕式, Wet)이 있는데, 건식에서는 주로 염소(Cl), 불소(F)의 화합물을 식각제(Etchant)로 사용 ☞ Table 1S.3 ☞ 7장 2절 in p332-341

습식 식각에서는 식각 대상 재료에 따라 각종 산(Acid)을 사용, 또한 습식 식각에 사용되는 여러가지 산들은 반도체 집적 공정 중 필요한 다양한 목적의 세정 공정에도 사용 e.g. 황산(H2SO4), 염산(HCl), 질산(HNO3), (HF) 불산 등

☞ 7장 2절 in p326-332

. CMP^*1(Chemical Mechanical Polishing) 공정을 위한 요업 재료 Alumina(Al2O3), Silica(SiO2), Ceria(CeO2) 등의 연마제 (Slurry)

^*1 90년대 후반 경부터 반도체 제조에 도입된 Copper와 더불어 이를 처리하기 위한 필수 공정으로 자리잡은 것은 물론, 점점 더 미세화되고 복잡해지는 반도체 공정의 기하학적 형상(Topology)을 단순화(평탄화, Planarization)

하기 위한 연마 공정(Polishing)으로서도 대단히 중요한 위치를 점하게 되었음 ☞ 1장 4.1.5절 in p26 & 그림 1.23 in p26 (기판 제조 시의 CMP 적용) ☞ 8장 5.2-5.5절 in p387-411 (평탄화 공정 시의 CMP 적용) . 반도체 공정은 다양성으로 인해 그 외에도 여러가지 정밀 화학 재료들을 사용하게 되는데, 따라서 각 재료의 물리적, 화학적 성질에 대해서도 공정 목적에 걸맞은 검토와 연구가 필요

. 배선 (Al, Cu, etc.), Capacitor (Ta, Zr, etc.), 전극 (Ti, W, Hf, Ru, etc.) 등 목적에 따라 Ti, Ta, Hf, Zr, Ge, Ni, Nb 등의 다양한 재료를 필요로 하는데, 이들 재료는 다른 원소들과 화합물을 이루고 있는 원재료(Sources, or 전구체; Precursors^*2)를 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition ; 원자층 기상 증착) 등과 같은 증착 공정을 이용하여 얇은 막의 형태로 얻게 된다

☞ 5장 박막 증착 in p173-247 (CVD, PVD, ALD 등 여러가지 증착 공정)

^*2 주로 유기 금속 화합물(Metal-Organic Compound)로서 ALD 공정의 원재료로 쓰임

Material Etchant (식각제)

Etch Product (식각 생성물) SiO₂, Si₃N₄ CF₄, SF₆, NF₃ SiF₄, Si₂F₆

Si Cl₂, CCl₂F₂ SiCl₄, SiCl₂ Al BCl₃, CCl₄ Al₂Cl₆, AlCl₃ Refractory Metals

(W, Ta, Nb, Mo) CF₄, Cl₂ WF₆, WCl₆ III-IV

(GaAs, InP) CCl₂, CCl₂,F₂ Ga₂Cl₆, GaCl₃, AsCl₃ II-VI

(HgCdTe, ZnS, etc.) CH₄ + H₂ Zn(CH₃)₂, H₂S Table 1S.3 건식 식각에서 흔히 쓰이는 식각제

IC 공정과 제조에 있어서 원재료의 조건 및 다양성 (계속)

증착 대상 막 공정 시 사용하는 원재료(Sources) 화학 조성 공정 방법 공정의 목적

Aluminum TMA - Trimethyl Aluminum (CH₃)₃Al

CVD 배선(Interconnection) TTBA - Tri(tertiary-butyl) Aluminum Al[C(CH₃)₃]₃

Copper hfacCu(DMB) - Hexafloroaceticaceto(Tertiary-buteno) Copper Cu(CF₃COCHCOCF₃)[CH₂CHC(CH₃)₃] 전기 증착

(Electrodeposition) 배선 Cu(hfac)₂ -Di(Hexafloroaceticaceto) Copper Cu(CF3COCHCO(F3)2])

Titanium Titanium (Tetra)Chloride

TDMAT -Tetrakis(dime thylamino) Titanium TiCl4

Ti[N(CH₃)₂]₄ PVD, CVD 전극 형성 Tantalum TBTDET - Tertiarybutyl-imido Tris(dimethylamino) Tantalum [(CH₃)₃N]Ta[(N(C₂H₅)₂)]₃ CVD, PVD Capacitor 형성

Hafnium Tetrakis(ethylmethylamino) Hafnium Hf[N(CH3)C2H5]4Hf ALD High k Gate 형성 Zirconium TEMAZr - Tetrakis(ethylmethylamino) Zirconium Zr[N(CH3)C2H5]4 ALD Capacitor 형성

Table 1S.4 반도체 집적 공정에 사용되는 여러가지 정밀 화학 재료

IC 공정과 제조에 있어서 원재료의 조건 및 다양성 (계속)

• 집적 공정에 사용하는 여러가지 화학 재료

. Table 1S.4에 여러가지 IC 집적 공정에서 공정 목적에 따라 사용되는 다양한 화합물 재료들을 증착 대상 박막의 종류에 따른 분류하여 예시, 열거 ☞ Table 1S.4의 두 번째 열

• 주입용 이종 원소(Dopants for Doping)

. 전통적으로 반도체 Doping^*1을 위하여 필요한 붕소(Boron, B), Indium(In), 인(Phosphorus, P), 비소(Arsenic, As), Antimony(Sb) 등의 Dopant(Doping 재료)를 넣어 주기 위하여 사용되는 화합물 원료가 되는 화학 재료들이 Table I-9 (in p33)에 열거되어 있다

^*1 낮은 전자나 정공 등의 농도를 높여 보다 더 효율적인 외인성 반도체를 만들어 주기 위해 Dopant를 첨가하는 공정 ☞ Table I.3.4 (3) in p32

• 반도체 (IC: Integrated Circuit, 집적회로)가 대부분 Silicon으로 만들어지는 배경과 이유

1) 지구 상에 풍부하게 존재하므로 원재료(SiO2, 모래)를 구하기 쉬운 이점 ☞ Table 1S.5, Figure 1-6 in p10, & Table 1-1 in p11 . 원재료의 무한한 공급이 가능 (SiO2 ↔ Si)

. 저렴한 가격으로 원재료를 구할 수 있는 이점, 모래

2) Band Gap Energy가 비교적 낮음 (상온에서 1.12 eV ^*1) cf. Germanium(Ge) Eg,Ge = 0.66 eV ^*1, GaAs Eg,GaAs= 1. 42 eV ^*2

3) 여러가지 공정 상의 이점이 존재

. IC 제조를 위한 공정 중에는 Si의 산화막이 필요한 경우가 자주 발생하는데 이를 공정 중에 적절한 처리를 통해 비교적 저렴한 공정 비용으로 용이하게 얻을 수 있음

. IC 제조 공정 중 전기적으로 활성 영역(Active Region)과 비활성 영역(Passive Region)을 구분하는 공정을 소자 간 격리(Isolation)라고 하는데, 비교적 쉽고, 값싸게 전기적 분리 공정이 가능하다

. IC 제조의 최종 단계인 절연층(Passivation Layer) 을 쉽게 만들 수 있음

. Ion 주입, Dopant의 확산 방지 등의 공정 시에 Mask로 사용하기 쉽다 (Masking against Implant, Diffusion Barrier of Dopants)

. IC Chip 제조의 기판으로 사용하기에 충분한 정도의 강도가 유지된다 (다만, 취성이 높아 잘 깨지므로 공정 중 취급에 유의하여야 한다)

*1 VLSI Technology, 2nd Ed. (1988), S.M. Sze, McGraw-Hill, ISBN 0-07-062735-5, ^*1 Physics of Semiconductor Devices, 2nd Ed. (1981), S.M. Sze, John Wiley & Sons, ISBN 0-471-05661-8

반도체 산업에서 Silicon이 중요한 이유와 배경

Properties of Silicon^*1

• 격자 상수(Lattice Parameter) a_Si = 5.431 Å

• Band Gap Energy;

E_g,Si = 1.12 eV @ Room Temp.

Element O

Si

(wt. %)^*1 45.5

27.2

*1 Weight Percent (조성 중의 무게로 비교된 백분율)

Silicon의 결정 구조 - Zinc Blende(ZnS) 구조의 이해

• 반도체의 일반적인 속성

. 단/다결정 성장 상태에서는 전기적으로 부도체이나 특정 조건이 가해지면 도체로 거동

. Dopant의 주입으로 반송자(Carrier; 전자나 정공)가 생성된 상태에서 외부에서 전기가 자해지는 등의 조건이 주어지면 도체로 거동

• Silicon(Si)의 결정 구조

. 자연계에 존재하는 ZnS의 광물학 명칭 “Zinc Blende”(섬아연광, 이하 ZB로 약함)를 따라 붙여진 구조, Table 1S.6에서 보는 것처럼 Silicon 외에도 많은 재료가 이 구조를 가진다

. ZB 구조는 기본적으로 정육면체 각 모서리와 6면의 중심(면심)에 원자가 위치하는 결정 구조인

면심입방(Face-Centered Cubic) 단위정(Unit Cell)을 근간으로 하고 있음 ☞ Figure 1S.14

Figure 1S.14 Crystal Structure of Silicon (Diamond Cubic)

Stoichiometry ZnS (Zn₁S₁) Chemical

Nomenclature Zinc Sulfide

Mineralogy Zinc Blende (Sphalerite, 섬아연광) Compound

with the Same Crystal Structure

ZnS, ZnTe, SiC

& Frequently Found in III-V Compounds Such as GaAs

Table 1S.6 Zinc Blende & Structure

Figure 1S.15 면심입방 결정 구조에 대한 a) 강구 단위정, b) 축소된 강구 단위정, c) 다수 원자들의 집합체

a) b) c)

Silicon의 결정 구조 - Zinc Blende(ZnS) 구조의 이해

• ZB 구조의 이해 – ZB 구조와 Silicon의 결정 구조(Diamond, 혹은 Diamond Cubic 구조)의 유사성

. ZB 구조 내에서 아연(Zinc)과 황(Sulfur)을 개별적으로 놓고 보면 각각 하나의 서로 다른 면심입방 단위정을 이루고 있으나, Figure 1S.16의 왼쪽 그림에서 황(Sulfur, S) 원자가 이루는 각각의 면심입방 단위정에 아연(Zinc, Zn)원자가 이루고 있는 또 다른 면심입방 단위정을 각각 x, y, z 방향으로 격자 상수(Lattice Constant, a)의 1/4만큼 씩 직선 이동시킨 상태로 끼워 넣은 구조 ☞ Figure 1S.16 오른쪽 그림

. 앞 Slide의 Table I.2에서 본 것 처럼 자연계에 다수의 재료, GaAs와 같이 주로 III-V 계열의 화합물들이 이 구조를 가지고 있으며, 이 구조에서 A( ), B( ) 서로 다른 두 원자의 자리를 구별하지 않고 동일한 원자로 배열되어 있는 구조를 Diamond (Cubic) 구조라고 부르는데 Silicon, Germanium(Ge), Diamond(Carbon) 등이 이 구조를 가진다

☞ Figure 1S.15-17 & Figure 1S.18 for Animation

Figure 1S.16 섬아연광(ZnS)결정 구조의 단위정

𝟏 𝟒𝒂

𝟏 𝟒𝒂

𝟏 𝟒𝒂

Lattice Constant, a y

z x

a) FCC Unit Cell Composed of Sulfur

c) Overlap of Another FCC Unit Cell with ¼(x+y+z) Translation → → → b) FCC Unit Cell Composed of Zinc

Figure 1S.17 Construction of Zinc Blende Structure with Two Different Unit Cells of Zinc & Sulfur 𝟏

𝟒𝒂

𝟏 𝟒𝒂

𝟏 𝟒𝒂

Lattice Constant, a y

z

x

d) Remaining Zn Atoms inside the Unit Cell of Sulfur after the Translation in x-, y-, & z-Direction of (1/4) of Lattice Constant of Sulfur Unit Cell

Remaining Zn Atoms after ^𝟏_𝟒( + _𝒙 + _{𝒚 𝒛}) Translation inside the Unit Cell Space Defined in a)

z

x x-z Plane

𝟏 𝟒a

𝟏 𝟒a

y

x x-y Plane

𝟏 𝟒a

𝟏 𝟒a

Zinc Blende(ZnS) 구조

y

x z

y

x z

Figure 1S.18 Construction of Diamond Cubic Structure with the Two Same Unit Cells

Silicon과 Zinc Blende(ZnS) 구조의 비교

=

y x

z

• ZB 구조의 Zn, S 원자 위치를 모두 Si 원자가 점한 결과로 구성되는 Silicon의 결정 구조

y x

z

y x

z

• ZB 구조

Figure 1S.20 이동 전 FCC 단위정과 이동 후 FCC 단위정을 묶어 구성한 Diamond Cubic 결정구조 Figure 1S.19 서로 다른 아연과 황의 FCC 단위정으로 이루어진 ZB 결정구조

c) ^𝟏_𝟒( + _𝒙 + _{𝒚 𝒛}) 만큼 직선 이동된 또 다른 FCC 단위정과의 겹침

=

Zinc Blende(ZnS) 결정 구조로부터 Silicon 결정 구조가 구성되는 과정 - Animation

Source: 김희영, Silicon Materials for Solar Cell, August 28, 2007

Silicon을 원료로 하는 각종 원재료와 산업 분야

*1 EG-Si: Electronic Grade Silicon(99.999999999%) ^*2 SoG-Si: Solar Cell Grade Silicon(99.9999%)

Figure 1S.21 Purification Processes of Silicon - Its Products & Usage for Various Industrial Sectors Silica (硅石)

SiO2

Metal Grade Silicon (Si) 98.5 -99.5%

Organo-Silicon (Silicone)

Trichlorosilane (SiHCl3)

Silane-Based Compound

Tetrachlorosilane (SiCl4)

Polycrystalline Silicon (Si)

Polysilicon Ingot Polysilicon

Ingot

(EG-Si

)

(SoG-Si

)

Semiconductor

&

Display

Solar Energy

Fine Chemical Fumed Silica

(SiO2)

IC Chips

Sealant Paint CMP Slurry

OF Grade

(SiCl4) Optical Fibers

Various Silicone Products

General Chemicals Silicon

Wafer

m-Si

Wafer Solar

Cell PV

Module Monosilane

(SiH4)

Siloxane Intermediate

Products Gums/Resin/Oil

Industry Sector Final Product

+ H2

Tele- communication

Wastes

Purification

+ CH3Cl

Crystal Growing

Casting

SiO2 + C → Si + CO2

Polysilicon Plant

Processing

• Silicon 정제 단계와 반도체 산업을 비롯한 태양광, 광통신, 기타 화학 산업 분야의 활용

Silicon 단결정과 결정 성장의 원리

• Silicon 단결정과 결정 성장 방법

. 단결정(Single Crystal)은 그 크기와 부피에 상관없이 결정 조직 전체가 단 하나의 결정으로 이루어진 것을 뜻하는데, 여기서 하나의 결정이라는 의미는 공간적으로 물질 내 원자의 적층 방향이 변화하거나 틀어지지 않고 동일한 방향(x, y, z 세 방향 모두 처음 배열된 방향)으로 배열되어 있음을 의미 ☞ Figure 1S.22

. 특수한 환경이나 조건이 주어지지 않는 한 재료는 다결정이 되는 것이 일반적 ☞ Figure 1S.23

. Silicon을 단결정으로 성장시키는 것은 다음에 진행될 집적 공정을 통하여 기판 내에 형성될 여러가지 소자 내에서 전자의 흐름을 효율적으로 제어해야 하기 때문인데, 단결정 성장을 위해서는 특수한 장치와 공정이 필수적 ☞ I.1.2 in p5-7

. 단결정 제조를 위해서는 고체 Silicon을 높은 온도로 가열, 액체 상태로 만든 다음 작은 단결정의 종자(Seed)를 생성하여 여기에 Silicon 원자들이 단결정이 되도록 달라 붙게 하는 것과 동시에 Czochralski 성장법의 경우에는 성장축을 상부로 끌어올리며 적절한 냉각 속도를

유지하여 Ingot라고 부르는 원기둥 형태의 단결정 괴(덩어리)를 만들게 된다 ☞ I.1.2 in p5-7

Figure 1S.23 (a) 다결정 성장의 평면적 모식도

(b) 표면이 연마된 납의 다결정 사진 (결정을 육안으로도 관찰 가능) (c) Nickel Oxide 다결정의 현미경 사진 (x 500)

(c) (a)

(b) Figure 1S.22 (a) 단결정 내의 원자 배열 - x, y, z 세 방향 모두 처음 배열된

방향을 바꾸지 않은 채 동일한 방향으로 성장 (b) 천연 상태로 발견된 석류석 (Garnet)의 단결정

(b) x

z y

(a)

Figure 1S.25 Czochralski Silicon 단결정 성장 장치와 구조의 모식도 1 노(Furnace)

2 결정 인상 장치(Crystal Pulling Mechanism) 3 분위기 조절 장치(Ambient Control) 4 제어 장치(Control Panel)

Silicon 결정 성장

• 단결정 성장법

2) 부유 대역(FZ ; Floating Zone) 용해법 3) Bridgeman 법

4) Epitaxy (이에 대해서는 설명을 보류하기로 한다) ☞ I.1.3 in p8, I.1.4 (3) in p16 & I.3.2 (4) in p29

• CZ 단결정 성장 장치와 결정 성장법

. 실제 공업용으로 많이 쓰이는 CZ 성장 장치와 그 구조에 대한 모식도 ☞ Figure 1S.25

. 도가니(Crucible)에 다결정 Silicon(Polysilicon) 조각들 ☞ Figure 1S.24 을 넣고 고온 가열하여 용융 상태^*1로 만든 후, 상부 회전축에 붙어 있는 종자 단결정(Seed Single Crystal)으로부터 Ingot가 성장할 수 있도록 서서히 회전하며 끌어 올려준다

^{*1 Si의 융점 MPSi} = 1415 °C

. Figure 1S.26는 Silicon의 용융 상태(액상)에서 회전축의 Seed 단결정으로 부터 서서히 Ingot가

원기둥 형태를 갖추며 끌어 올려지는 것을 보여준다

Figure 1S.24 다결정 Silicon Ingot와 조각들 Figure 1S.26 단결정 Silicon Ingot의 회전과 성장

• 부유 대역 용해법(FZ 성장법)

. CZ 법과 유사한 방법으로 성장축을 용융 상태에서 회전하며 단결정을 성장하는데, 도가니를 사용하지 않는 것이 CZ 법과 다른 점 ☞ Figure 1S.25

. 도가니를 사용하지 않으므로 결정 성장 중에 불순물이 단결정에 섞이는 것을 억제할 수 있는 이점이 있다

• Bridgeman 법

. 도가니를 사용하되 CZ, FZ 법과 크게 다른 점은 도가니 자체가 온도 기울기를 가진 수직 방향 축을 따라 이동하며 생기는 액상 Silicon과 고상 Silicon의 경계면에서 단결정이 생성되는 점 . 온도 기울기(DT/d ; d는 성장축 방향의 거리)가 정밀하게 제어되어야 한다

. 때로는 도가니를 고정시키고 온도 기울기를 가진 축을 이동시켜 단결정을 성장하는 경우도 있다

* 결정 성장법에 대한 기타 상세한 내용은 교재 내용 참조 ☞ 1장 1.4.1절 in p21-26 ☞ I.1.2 in p5-7

• Ingot에서 Wafer를 얻기까지의 공정

단결정으로 성장된 Ingot를 성장축과 직각인 방향으로 규격에 맞도록 톱으로 얇게 썰어 주면 원형의 Wafer가 만들어진다 (Wafer가 둥근 이유 ☞ I.1.3 in p9)

2) Lapping ^*1

Slicing된 Wafer의 거친 표면을 규격에 정해진 표면 거칠기와 두께, 편평도 등을 만족시키도록 연마하는 공정

3) Polishing ^*1(경면 연마)

Wafer 한쪽 면을 집적 공정이 가능한 수준으로 갈아주게 되는데 흔히 최종 연마된 면은 표면 거칠기가 마치 거울처럼 사물이 반사되어 비칠 수 있는 정도까지 곱게 연마되어야 한다

*1 CMP(Chemical Mechanical Polishing) ; Lapping, Polishing은 모두 연마제(Slurry)를 사용하여 화학적 작용과 기계적 마찰력이 조합된 연마 공정

Figure 1S.27 CZ 법으로 성장된 (a) 최종적으로 성장된 Ingot (b) 단결정 Silicon Ingot의 머리 부분

Seed 부위

성장된 Ingot

Silicon 결정 성장 ^(계속)

Figure 1S.28 Sliced Wafer - Ingot를 톱으로 얇게 썰어 제조한 Wafer

Reticle

• 감광(Lithography, Photography) 공정의 기본 원리

• Reticle

. 감광 공정을 위해서는 과거 사진 현상 방식에서 (Negative) Film을 사용하여 인화지 위에 상(Image)을

1 사전적으로는 창문 등에 형성되는 격자 무늬를 의미, 집적 공정에 사용되는 Reticle에 새겨진 신호선의 모양이 이와 유사한 것을 따라 붙여진 이름 ^*2 흔히 Reticle을 Mask라고 부르는 것은 Image를 만들기 위한 Masking 작업을 하는 데에서 유래

. Reticle의 구성 재료

감광 장치에 장착될 수 있도록 테두리(Frame)는 금속을 사용하며, 기판 위에 형성될 Image가 4x, 또는 5x로 확대되어 Quartz 기판 위에 그려지는데, Pattern의 재질은 Chromium Oxide(CrO2

)이다

. 집적 공정은 정해진 순서에 따라 순차적으로 여러 종류의 전도층, 혹은 절연층을 입히고 Pattern을 형성하는 작업을 반복하게 되므로 층마다 달라지는 신호선의 배열을 위해서는 여러 차례의 감광 작업이 필요하고, 이에 따라 각 층마다 정해진 서로 다른 Reticle을 사용하게 되는데, 경우에 따라서는 한 층의 감광 공정을 위해 하나 이상의 Reticle을 사용해야 하는 경우도 있다

Figure 1S.30 Lithography 공정에 사용되는 Reticle Figure 1S.29 Lithography의 기본 원리와 Reticle의 모식도

기판

Reticle

Image 축소 (광학계)

Pattern Source Light