Thermo-Mechanical Reliability of TSV based 3D-IC

(1)

TSV 기반 3차원 소자의 열적-기계적 신뢰성

윤태식·김택수^† 한국과학기술원 기계공학과

Taeshik Yoon and Taek-Soo Kim^†

Department of Mechanical Engineering, Korea Advanced Institute of Science and Technology (KAIST), 291, Daehak-ro, Yuseong-gu, Daejeon 34141, Korea

(Received March 8, 2017: Corrected March 14, 2017: Accepted March 21, 2017)

Abstract: The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

Key words: Through-Silicon-Via, Coefficient of Thermal Expansion, Thermal conductivity, Fracture, Reliability

1. 서 론

실리콘 기반 트랜지스터가 발명된 후 지난 반 세기 동 안, 반도체 집적회로는 무어의 법칙(Moore’s law)에 따라 비약적인 성능 향상이 되어왔다. 미세 공정 기술의 발전 과 동시에 반도체의 집적도 또한 증가 되었으며, 최근 10 nm 급의 메모리 반도체가 양산에 성공하였다. 하지만 공정이 미세화 될수록, 패터닝 공정의 복잡성에 따른 수 율 감소 및 생산 비용이 증가하게 되며, 더욱이 반도체 및 유전체 재료 고유의 물리적인 한계에 직면하게 된다.

최근 고 집적회로를 만들기 위하여, 칩을 3차원으로 적 층하는 방법이 활발히 연구 및 적용 되고 있다. 이러한 3 차원 적층된 칩의 경우, 단위 면적당 집적도를 적층 수에 비례하여 올릴 수 있으며, 전기적으로는 칩 간의 인터커 넥션 길이가 짧아지게 되어 신호 및 전력의 효율적인 전 달이 가능하다. 칩의 3차원 적층을 위하여 와이어 본딩^1,2), 플립 칩^3,4) side termination⁵⁾ 등의 기술을 사용하며, 최근 에는 TSV(Through Silicon Via)기술이 주목받고 있으며 중점적으로 개발되고 있다.

TSV란, 두께 방향으로 형성된 실리콘 관통 비아를 이 용하여, 3차원으로 적층된 칩들을 전기적으로 연결하는 기술을 말한다.^6-10) 동종 혹은 이종의 소자들이 적층될 수 있으며, 이를 통해 고 집적도를 가지는 소자^11,12)및 다 기 능을 가지는 시스템(SiP, System in Package)^13-15)을 구현 할 수 있다. 전기적인 관점에서는, 칩 간의 인터커넥션 길 이를 획기적으로 줄일 수 있으며, 이를 통해 고속 신호 전 달 및 전력 소모를 절약 할 수 있는 장점이 있다. TSV는 칩 내에 2차원 형태로 배열할 수 있으며, 따라서 1차원 형태로 배열된 와이어 본딩 보다 훨씬 높은 입/출력 밀도 를 가질 수 있다.

TSV를 제작하기 위한 공정은 Fig. 1과 같이, 1) 비아 천 공(Via drilling), 2) 비아 충진(Via filling), 3) 칩 접합(Chip/

wafer bonding), 4) 박막 화(thinning) 의 네 가지 공정으로 나눌 수 있다. 이때 비아 공정을 먼저 진행하느냐, 나중 에 진행하느냐에 따라 Via-first, Via-last 공정으로 분류 되 고 있다.

비아 홀을 형성하기 위한 공정인 비아 천공 과정은 주 로, Fig. 2와 같은 DRIE(Deep Reactive Ion Etching)에 기

†Corresponding author E-mail: [email protected]

This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/

licenses/by-nc/3.0) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

특집: 3차원 전자패키징 신뢰성

(2)

반한 Bosch 공정¹⁷⁾에 의해 이루어 진다. 이를 통해 고 종 횡 비(aspect-ratio)와 높은 경사면을 가지는 비아를 제작 할 수 있다. 비아를 충진 하기 위해서는 먼저 실리콘 비 아 벽면에 silicon oxide 혹은 nitride 등과 같은 절연 물질 을 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 증착 한다. 비아에 절연층이 완성 된 후, 구리, 텅스텐, 다결정 실리콘 등과 같은 물질을, 전기도금 (electroplating) 혹은 물리기상증착법(PVD, Physical Vapor Deposition) 등과 같은 방법으로 충진 한다. 비아가 형성 된 칩 들을 3차원으로 적층하기 위해서 접합 공정이 필요 하다. 실리콘 산화물을 이용한 oxide 접합, 구리 및 주석을

이용한 metal-metal 접합, 고분자 접착제를 이용한 polymer 접합 등이 적용되고 있다. 칩의 박막화 시에는 Wet-etching, Grinding, CMP(Chemical Mechanical Polishing) 등의 기술 이 적용된다.

Figure 3과 같이, TSV는 CIS(CMOS Image Sensor) 뿐만 아니라, Memory/Logic 소자, 센서, RF 소자 등으로 그 적 용 범위를 넓혀갈 것으로 기대 된다. 하지만 기존 2차원 대비 복잡한 3차원 적층 구조로 인하여 다양한 공정, 기 계적, 열적, 전기적 이슈가 발생되고 있으며 이로 인하여 수율 및 신뢰성이 심각하게 저해되고 있다. 본 연구에서 는 특히 열적-기계적 신뢰성 관점에서의 TSV 기반 3차원 소자를 다루고자 한다.

2. 이론적인 접근 및 분석

TSV 기반 3차원 소자는 다양한 종류의 재료로 이루어 져 있다. 기본적으로 기판 및 반도체로써 역할을 하는 실 리콘 및 비아 충진재인 구리가 있으며, 이들 층 사이에 전 기적인 절연을 하는 SiO2, 구리의 확산을 막아주는 SiN 등의 다양한 층들이 존재한다. 하지만 이러한 재료들의 열팽창계수(Coefficient of Thermal Expansion)는 서로 다 르며 이로 인하여 소자에 온도 변화가 가해질 시 변형 (strain)이 생기게 되며 이로 인해 다양한 형태의 열 응력 이 발생하게 된다. TSV 패키징에 적용되는 대표적인 재 료들의 CTE, Young’s modulus, Poisson 비는 아래 Table 1 과 같다.

Table 1에서 확인할 수 있듯이, 구리는 높은 CTE 를 가 지고 있는 반면 실리콘은 매우 낮은 CTE 를 가지고 있다.

열 변형 및 응력을 제대로 이해하기 위해서는 이러한 CTE 뿐만 아니라, 기계적인 물성 또한 고려되어야 한다. 비아 충진재로 주로 쓰이는 구리의 경우, ductile 한 특성을 가 지고 있으며 소성변형(plastic deformation)이 쉽게 일어난

다.^19-22) 또한 단 결정 실리콘 기판의 경우 방향에 따라 기

계적인 물성이 다른 이방성(anisotropic) 성질을 가지고 있

다.^23,24) 이러한 점을 충분히 고려하여야만 실제와 근접한

Fig. 1. Schematic illustration of the fabrication process flow of via-last processed TSV plugs.¹⁶⁾

Fig. 2. Schematic of Bosh method. (a) Sidewall passivation using C₄F₈, (b) Silicon isotropic etching using SF₆, (c), (d) SEM images of sidewalls.¹⁷⁾

Fig. 3. TSV starts breakdown per application. (Yole Report, Sep.

2016).

(3)

열-기계적 해석을 수행할 수 있다. 온도에 따른 구리의 소 성 특성은 아래 Table 2와 같다.

이렇게 다양한 열-기계적 특성을 가지고 있는 재료들 에 온도 변화가 가해질 시, 열 변형 및 응력이 가해지게 된다. TSV 소자가 겪는 온도 변화는 크게 공정 시 및 동 작 시로 나누어 진다. Table 3과 같이, 적층, annealing 공 정을 통해 높은 온도가 가해지게 된다.^25,26) 또한, 비록 공 정 시 보다는 낮은 온도이지만, 소자의 동작 시에도 온도 변화가 가해지게 된다. 특히 최근의 전자소자들은 실내 에 국한되지 않고 자동차, 모바일 용 등 다양한 외부 환 경에 노출이 되며, 반복적인 열 하중을 견뎌야만 한다.

앞서 언급 하였듯이 물성 차이와 온도 변화로 인하여 실리콘 비아 주위에 응력이 걸리게 된다.20,25,27-29) 2차원 모델로 단순화 하였을 시, 비아 주위의 실리콘에 걸리는 응력 장은 다음 수식과 같이 나타낼 수 있다.²⁹⁾

(1)

위 수식에서 E는 Young’ modulus, Δα는 CTE mismatch, ΔT는 온도 차이, D는 TSV 의 지름 이다. 두께 방향의 strain 구속이 없다는 가정 하에 만들어진 plane stress 모델 이 며, 비아 주위의 응력 장을 간편하게 예측할 수 있다.

실제 TSV 구조를 모델링 하여 시뮬레이션 한 결과와 2 차원 모델을 적용한 결과를 Fig. 4에 나타내었다. 그 결과 단순화된 2차원 모델로도 3차원 유한요소해석 결과와 유 사한 것을 확인 할 수 있었다. 또한 지름 방향 응력은 인 장 성분이며 접선 방향 응력은 압축 성분인 것을 확인 할 수 있다.

TSV 3차원 소자의 열적-기계적 해석을 위해서는 열 전 도 특성 또한 중요하게 고려되어야 한다. 소자를 3차원으 로 적층 할 수록 소자의 power density 는 비례하여 증가 하는 반면 노출되는 표면적은 큰 변화가 없으므로 열 발 산이 어려워 지게 된다. Figure 5와 같이 이는 소자의 동

σ_rr^Si σ_θθ^Si EΔαΔT --- D2 ^TSV

---2r

⎝ ⎠

⎛ ⎞² –

= –

=

σ_zz^Si = σ_rz^Si = σ_θz^Si = σ_rθ^Si = 0 Table 1. Thermo-mechanical properties of packaging materials.¹⁸⁾

Material E(GPa) CTE(ppm/^oC) Poisson ratio

Cu 110 18 0.34

Ta 183 6.3 0.34

Ti 116 9.4 0.36

SiO₂ 71.4 0.68 0.16

SiN 220 3.2 0.27

Si 130 2.6 0.28

BCB 2.9 50 0.33

Epoxy 3.6 46.2 0.37

Table 2. Temperature-dependent and plastic properties of Cu¹⁹⁾

Temperature(^oC) 27 38 95

Youn’s Modulus(GPa) 121.00 120.48 117.88

Temperature(^oC) 149 204 260

Youn’s Modulus(GPa) 115.24 112.64 110.00

Temperature(^oC) 27

[email protected]ε [email protected]ε

Plastic Curve [email protected]ε

- stress(MPa) vs. strain [email protected]ε [email protected]ε

Table 3. TSV process steps and its temperature.²⁵⁾

Process Step Description Temperature(^oC)

1 TEOS deposition 400

2 Ti barrier layer deposition 375

3 Cu electroplating 25

4 Annealing 200

5 Cooling 25 Fig. 4. Normal stress distribution from TSV center. (a) Radial

stress, (b) Tangential stress.²⁹⁾

(4)

작 온도를 상승시키며 높은 열 변형 및 응력을 야기 한다.

TSV 의 경우 실리콘과 구리의 이종 물질로 이루어져 있기 때문에 등가 열 전도도를 구하여야 한다. Figure 6 는 다양한 비아 형상에 따른 등가 열 전도도를 계산한 것 이다. 구리의 열전도도가 실리콘에 비해 높기 때문에, 피 치가 작을수록 비아의 단면적이 클수록 높은 등가 열 전

도도를 가지는 것을 확인 할 수 있다.^30,31)

열 전도도에 면적, 길이 등과 같은 형상에 관련된 치수 를 고려하면 Fig. 7과 같이 Rja(Junction to Ambient Thermal Resistance) 값을 얻을 수 있다.^31,32) Rja는 전력량에 따른 소자와 대기 간의 온도 차를 나타내는 parameter 이며, 이 를 통해 소자의 동작 온도를 쉽게 계산할 수 있다.

3. 신뢰성 문제

온도 변화에 따른 열 하중 및 재료의 열적-기계적 물성 차이에 기인하여 TSV 소자에 높은 응력 및 변형이 가해 지게 된다. 이러한 열 응력으로 인하여 소자의 기계적, 열 적, 전기적 신뢰성³³⁾이 크게 저해되고 있으며, 이들 문제 들을 다루고자 한다.

Figure 8은 구리, SiO2, 실리콘 다층 구조의 단면에서 온 도 변화가 가해질 시 생기는 변형을 나타낸 것이다. 구리 Fig. 5. Maximum junction temperature vs. Number of stacked

chips.³⁰⁾

Fig. 6. Equivalent thermal conductivity in normal z-direction.³⁰⁾

Fig. 7. Rja vs. TSV chip thickness.³¹⁾

Fig. 8. Deformation in TSV exaggerated 100×. (a) Heating (b) Cooling.²⁰⁾

Fig. 9. (a) Equivalent plastic strain (b) Shear stress in blind-via at 300^oC (scale factor 50×).¹⁹⁾

(5)

의 높은 CTE 로 인하여, 가열 될 시 구리가 팽창이 되며, 냉각 될 시 수축이 일어나게 된다. Figure 9는 유한요소해 석 툴을 이용하여 blind-via가 가열될 시의 응력 및 변형 을 시뮬레이션 한 결과이다. 그림에서 확인할 수 있듯이, 비아의 모서리 근처에서 소성 변형과, 전단 응력이 집중 되는 것을 알 수 있다.

비아 내부의 구리는 높은 소성변형 특성 때문에 쉽게 파괴(fracture)가 잘 일어나지 않는 반면, 실리콘의 경우 낮은 파괴 인성(fracture toughness) 덕분에 균열 등이 쉽 게 생길 수 있다. 이러한 파괴 특성을 정확히 평가하기 위 해선 응력/변형 해석뿐만 아니라 K_I(mode I stress intensity factor) 을 고려하여야 한다. 균열의 위치, 방향, 크기에 따 른 KI 값은 Fig. 10과 Eq. (2) 로 나타낼 수 있다.²⁵⁾

(2)

여기서 주목할 만한 점은 같은 크기의 균열이라도, 그 방향에 따라 KI값의 부호가 바뀔 수 있다는 점이다. 가 령, 구리가 고온에서 annealing 후 냉각 되었을 시, 비아 의 접선방향으로는 압축 응력이 형성되는 반면 지름방향 으로는 인장 응력이 형성된다.²⁹⁾ 즉, 비아의 접선방향으 로 형성된 균열의 경우 지름방향의 인장 응력의 영향을 받기 때문에, 파괴에 더 취약하다는 점을 확인 할 수 있 다. 실제 3차원 TSV 구조에서 균열을 모델링 한 후 유한 요소해석을 한 결과, 구리와 SiO2계면 및 실리콘 내부 균 열이 파괴에 취약한 것을 확인하였으며¹⁹⁾, Fig. 11과 같이 파괴가 일어난다.

구리와 SiO2 계면에 높은 열-기계적 응력이 가해지게 될 경우, 계면균열뿐만 아니라 sliding이 일어나게 된다.

Fig. 12과 같이 TSV에 반복 열 하중이 가해질 시, 구리의 소성변형으로 인하여 실리콘 바깥으로 돌출되는 것을 확 인 할 수 있다.

TSV 소자의 동작 시, 전력 소모에 의한 발열 및 외부의 온도 변화로 인하여 반복적인 열 하중(Thermal cycle)이 가해지게 된다. 반복 열 하중이 가해지면서, 구리와 절연 층 사이의 계면이 약해지게 되고 심지어 구리 내부에 균 열 void 등과 같은 결함이 형성되게 된다. 이로 인해 전기 저항 및 누설전류가 증가하며 이는 전기적인 신뢰성을 저 해 시킨다.^27,35)

열-기계적 응력은 실리콘의 반도체 특성에 영향을 미친

다. 구리 비아에 의해 실리콘에 걸리는 stress tensor와, piezoresistance matrix를 곱하면 Fig. 13과 같이 mobility 의 변화를 알 수 있다. 비아 주위의 mobility가 크게 변하는 K_I R²B αΔT πa

8d₁d₂³ --- Δ

= θ₁

--- 3θ2 ² ---2

⎝ + ⎠

⎛ ⎞

cos

Fig. 10. Scheme for stress intensity factor calculation²⁵⁾

Fig. 11. Crack growth due to thermomechanical stress. (a) Interfacial crack between copper and silicon, (b) Cohesive crack in silicon.³⁴⁾

Fig. 12. Effect of thermal cycling on Cu-filled TSV (a) as fabricated, (b) after 3 cycles between 25^oC and 425^oC.³⁶⁾

(6)

것을 확인할 수 있으며 특히 p-type 실리콘에서 그 변화 가 큰 것을 확인할 수 있다.²⁴⁾ 또한 열-기계적 응력은 구 리의 electromigration 특성에도 매우 큰 영향을 미치는 것 으로 보고되고 있다.¹⁸⁾

4. 설계 및 최적화

이제까지 3차원 TSV 소자의 열-기계적 신뢰성을 다루 어 보았다. TSV 를 전자소자에 적용시키기 위해서는 이 러한 신뢰성 문제들을 충분히 고려하여 설계를 하여야 하 며, 더 높은 성능 신뢰성을 가질 수 있도록 최적화 하여 야 한다. 본 챕터에서는 TSV 소자의 설계 및 최적화를 할 수 있는 방안들에 대하여 알아보고자 하며, 비아 수준 및 패키징 수준에서 접근하고자 한다.

먼저 비아 수준에서 TSV 소자의 설계 및 최적화 방안 들에 대하여 살펴보고자 한다. 앞서 살펴보았듯이, 비아 에서 절연층과 구리 사이에 높은 응력이 형성되며 이는

계면 균열 및 sliding 을 야기한다. 이러한 열-기계적 응력 을 낮추기 위해 다양한 비아 내부 구조가 제안되었다. 첫 번째 방법은, 비아의 내부를 구리로 완전히 충진하는 것 이 아닌, 비아 벽면 일부만 충진하는 방법이다. 이를 통 해 지름방향 응력과 기판 warpage 등을 최소화 시킬 수 있으며, 구리로 충진되지 않은 곳은 고분자로 채울 수 있

다.^25,28) 두번째 방법은, benzocyclobutene(BCB)과 같은 고

분자 liner층을 덧대어, 실리콘과 구리 사이의 변형 mismatch를 완화시켜주는 것이다. Figure 14에서 확인할 수 있듯이, 2 μm 두께의 고분자 liner 만으로도 열-기계적 응력을 효과적으로 낮출 수 있다.²⁵⁾ Figure 15는 벽면만 구리 도금된 실제 via 사진 이다.

비아에 구리를 충진 시 전기화학반응을 이용한 도금을 수행하게 되는데, 이때 도금 전해액의 성분 및 불순물에 의해 도금된 구리의 기계적 물성이 변화하게 된다. 도금 액에 불순물이 많이 포함되어 있을 경우, 작은 구리 결정 립을 형성하게 된다. 이는 Hall-Petch relation에 의하여 더 높은 항복 강도(yield strength)를 갖게 하며, 열 하중이 가 해질 시 소성변형을 어렵게 만든다. Figure 16에서 확인할 수 있듯이 불순물이 있는 구리의 경우 소성변형이 억제되 어 높은 잔류 응력을 가지는 것을 확인할 수 있으며, 이는 구리/절연층 계면 및 실리콘의 기계적 신뢰성을 저해 시 킨다.³⁷⁾

비아 수준에서 더 나아가 패키징 수준에서의 설계 및 최적화 또한 고려되어야 한다. TSV 소자는 diameter, height, pitch, arrangement 등의 다양한 치수 변수들을 가 지고 있다. Figure 17은 발열 칩이 국부 영역에 집중되어 있을 때 TSV interposer 의 높이에 따른 온도 분포를 나타 Fig. 13. Mobility variation (%) in n-silicon (a), and p-silicon (b);

for a quarter of copper via and proximity.²⁴⁾

Fig. 14. Thermal stress around TSVs with various structures.²⁵⁾

Fig. 15. Cross-section of sidewall plated TSV with polymer filling. (a) Optical, and (b) X-ray image.²⁸⁾

Fig. 16. The biaxial stress reponse of pure Cu (a), and impure Cu (b) under thermal cycling.³⁷⁾

(7)

낸 것이다. TSV 가 얇은 두께를 가질수록, 열이 발산할 수 있는 공간이 충분치 않아 열이 집중된 hot spot을 가지 게 된다.³⁰⁾

소자의 동작시 대부분의 발열이 이루어지는 액티브 컴 포넌트의 배치 또한 중요하다. Figure 18에서 확인할 수 있듯이, 발열원 간의 거리가 좁거나, 가장자리에 위치 할 수록 높은 온도를 가지는 것을 확인할 수 있다.³⁰⁾

TSV 에서 각 비아의 배열 또한 중요하다. 전기적인 관 점에서, 비아의 위치는 배선의 길이를 최소화 하는 방향 에서 설계되어야 한다. 이를 통해 longest path delay(LPD) 를 최소화 하여 소자의 동작 주파수를 올릴 수 있다. 하지 만, 비아의 배열은 열-기계적 관점에서도 고려되어야 한 다. Figure 19와 같이 비아의 배열이 불 규칙 적일수록, 비 아가 좁은 영역에 밀집되고 이로 인해 열-기계적 응력이 집중된다. 따라서, 전기적 및 열-기계적 관점 모두를 고려 한 최적 설계가 필요하다.²⁹⁾

이러한 방법 외에도 열-기계적 신뢰성을 향상시키는 다 양한 방법들이 있다. Microbump를 포함하는 패키징 수준 에서 underfill 에폭시를 이용하여 creep 변형 에너지를 감 소시킬 수 있다.²⁰⁾ SiP 소자에서 열 전도 및 방열을 효율적

으로 하기 위해서는 각 칩의 발열 및 방열 특성을 고려한 칩 적층이 필수적이다.³⁸⁾ 열-기계적 신뢰성을 예측하기 위 한 유한요소해석시, 전기 도금 두께의 불균일 고려^26,39)및 전체 패키징 수준에서의 해석^21,40) 또한 수행되어야 한다.

5. 결 론

본 논문에서는 TSV 기반 3차원 소자의 열적-기계적 신 뢰성에 대하여 다루어 보았다. TSV 소자의 공정 및 동작 시 온도 변화가 가해지며, 이때 실리콘과 비아의 열-기계 적 물성 차이에 기인하여 응력 및 변형이 생긴다. 이로 인 하여 실리콘 내부 및 비아 계면에서 파괴가 일어나며 이 는 3차원 소자의 기계적 및 전기적 신뢰성을 크게 저해 시킨다. 복잡한 다층 구조인 3차원 TSV 소자의 열-기계 적 신뢰성을 예측 및 평가하기 위해서는 유한요소해석의 적용이 필수적이다. 특히 열 전도 및 방열 특성을 고려한 패키지 수준의 해석 모델이 필요하며 이를 통해 소자 동 작 시 열 하중을 명확히 정의할 수 있다. 열-기계적 신뢰 성을 개선시키기 위한 방안으로 위하여 비아 수준에서 liner, side wall plating, 비아 순도 개선 등의 방법을 소개 하였다. 패키징 수준에서는 칩 두께, 발열원 및 비아 배 열 등의 최적화를 통해 열-기계적 신뢰성을 개선시키는 방안을 살펴보았다.

감사의 글

This work was supported by the Wearable Platform Materials Technology Center (2016R1A5A1009926), by the Basic Science Research Program (2015R1A1A1A05001115), the Global Frontier R&D Program on Center for Multiscale Energy System (2014M3A6A7074784) funded by the National Research Foundation under the Ministry of Science, ICT &

Future Planning, and by the Graphene Materials and Components Development Program of MOTIE/KEIT (10044412, Develop- ment of basic and applied technologies for OLEDs with graphene).

Fig. 17. Hot spot for different TSV chip height.³⁰⁾

Fig. 18. Maximum junction temperature vs. the gap between heat sources.³⁰⁾

Fig. 19. von Mises stress maps (a) Irregular TSVs, and (b) Regular TSVs.²⁹

(8)

References

1. F. Carson, H. T. Lee, J. H. Yee, J. Punzalan, and E. Fontanilla,

“Die to die copper wire bonding enabling low cost 3D packaging”, 2011 IEEE 61st. ECTC, 1502, (2011).

2. K. M. Brown, “System in package ‘the rebirth of SIP’”, Proc.

IEEE 2004 CICC, 681, (2004).

3. T. Iwasaki, M. Watanabe, S. Baba, Y. Hatanaka, S. Idaka, Y.

Yokoyama, and M. Kimura, “Development of 30 micron pitch bump interconnections for COC-FCBGA”, 2006 Proc. 56th.

ECTC, 1216, (2006).

4. R. Chaware, K. Nagarajan, and S. Ramalingam, “Assembly and reliability challenges in 3D integration of 28nm FPGA die on a large high density 65nm passive interposer”, 2012 IEEE 62nd. ECTC, 279, (2012).

5. K. D. Gann, “High density packaging of flash memory”, Sev- enth Biennial IEEE Int. NVMT Confernce Proc., 96, (1998).

6. J. H. Lau, “Overview and outlook of through-silicon via (TSV) and 3D integrations”, Microelectron. Int. 28, 8, (2011).

7. M. Motoyoshi, “Through-silicon via (TSV)”, Proc. IEEE, 97, 43, (2009).

8. K. Takahashi, and M. Sekiguchi, “Through silicon via and 3- D wafer/chip stacking technology”, 2006 Symp. VLSI Cir- cuits Dig. Tech. Paper, 89, (2006).

9. P. Ramm, M. J. Wolf, A. Klumpp, R. Wieland, B. Wunderle, B. Michel, and H. Reichl, “Through silicon via technology—

processes and reliability for wafer-level 3D system integration”, 2008 58th. ECTC, 841, (2008)

10. M. Park, S. Kim, and S. E. Kim, “TSV Liquid Cooling Sys- tem for 3D Integrated Circuits”, J. Microelectron. Packag.

Soc., 20, 1, (2013).

11. J. V. Olmen, A. Mercha, G. Katti, C. Huyghebaert, J. V. Aelst, E. Seppala, Z. Chao, S. Armini, J. Vaes, R. C. Teixeira, M.

V. Cauwenberghe, P. Verdonck, K. Verhemeldonck, A. Jour- dain, W. Ruythooren, M. de P. de ten Broeck, A. Opdebeeck, T. Chiarella, B. Parvais, I. Debusschere, T. Y. Hoffmann, B.

De Wachter, W. Dehaene, M. Stucchi, M. Rakowski, Ph.

Soussan, R. Cartuyvels, E. Beyne, S. Biesemans, and B.

Swinnen, “3D stacked IC demonstration using a through silicon via first approach”, 2008 IEEE IEDM, 1, (2008).

12. U. Kang, H.-J. Chung, S. Heo, D.-H. Park, H. Lee, J. H. Kim, S.-H. Ahn, S.-H. Cha, J. Ahn, D. Kwon, J.-W. Lee, H.-S. Joo, W.-S. Kim, D. H. Jang, N. S. Kim, J.-H. Choi, T.-G. Chung, J.-H. Yoo, J. S. Choi, C. Kim, and Y.-H. Jun, “8 Gb 3-D DDR3 DRAM using through-silicon-via technology”, IEEE J.

Solid-State Circuits, 45, 111, (2010).

13. N. Khan, V. S. Rao, S. Lim, H. S. We, V. Lee, X. Zhang, E.

B. Liao, R. Nagarajan, T. C. Chai, V. Kripesh, and J. H. Lau,

“Development of 3-D silicon module with TSV for system in packaging”, IEEE Trans. Compon. Packag. Technol., 33, 3, (2010).

14. S. Hu, Y.-Z. Xiong, L. Wang, R. Li, J. Shi, and T.-G. Lim,

“Compact high-gain mmWave antenna for TSV-based system-in-package application” IEEE Trans. Compon. Packag.

Manuf. Technol., 2, 841, (2012).

15. J.-S. Lim, J.-H. Kim, H.-J. Kim, J.-W. Jung, H. Lee, M.-Y.

Park, and J.-S. Chae, “3D SDRAM Package Technology for a Satellite”, J. Microelecton. Packag. Soc., 19(1), 25, (2012).

16. N. Ikegami, T. Yoshida, A. Kojima, H. Ohyi, N. Koshida, and M. Esashi, “Active-matrix nanocrystalline Si electron emitter

array for massively parallel direct-write electron-beam system: first results of the performance evaluation”, J. Micro/

Nanolith. MEMS MOEMS, 11, 031406-1, (2012).

17. B. Wu, A. Kumar, and S. Pamarthy, “High aspect ratio silicon etch: A review”, J. Appl. Phys., 108, 051101-1, (2010).

18. Y. C. Tan, C. M. Tan, X. W. Zhang, T. C. Chai, and D. Q.

Yu, “Electromigration performance of Through Silicon Via (TSV)–A modeling approach”, Microelectron. Reliab., 50, 1336, (2010).

19. X. Liu, Q. Chen, P. Dixit, R. Chatterjee, R. R. Tummala, and S. K. Sitaraman, “Failure mechanisms and optimum design for electroplated copper through-silicon vias (TSV)”, 2009 59th. ECTC, 624, (2009).

20. C. S. Selvanayagam, J. H. Lau, X. Zhang, S. K. W. Seah, K.

Vaidyanathan, and T. C. Chai, “Nonlinear thermal stress/strain analyses of copper filled TSV (through silicon via) and their flip-chip microbumps”, IEEE Trans. Adv. Packag., 32, 720, (2009).

21. X. Liu, Q. Chen, V. Sundaram, M. Simmons-Matthews, K. P.

Wachtler, R. R. Tummala, and S. K. Sitaraman, “Thermo- mechanical behavior of through silicon vias in a 3D integrated package with inter-chip microbumps”, 2011 IEEE 61st.

ECTC, 1190, (2011).

22. N. Ranganathan, K. Prasad, N. Balasubramanian, and K. L.

Pey, “A study of thermo-mechanical stress and its impact on through-silicon vias”, J. Micromech. Microeng., 18, 075018, (2008).

23. M. A. Hopcroft, W. D. Nix, and T. W. Kenny, “What is the Young's Modulus of Silicon?”, J. Microelectromech. Syst., 19, 229, (2010).

24. A. P. Karmarkar, X. Xu, and V. Moroz, “Performanace and reliability analysis of 3D-integration structures employing through silicon via (TSV)”, 2009 IEEE Int. Rel. Phys. Symp., 682, (2009).

25. K. H. Lu, X. Zhang, S.-K. Ryu, J. Im, R. Huang, and P. S.

Ho, “Thermo-mechanical reliability of 3-D ICs containing through silicon vias”, 2009 59th. ECTC, 630, (2009).

26. B. Xie, X. Q. Shi, C. H. Chung, and S. W. R. Lee, “Novel sequential electro-chemical and thermo-mechanical simulation methodology for annular through-silicon-via (TSV) design”, 2010 Proc. 60th. ECTC, 1166, (2010).

27. C. Okoro, J. W. Lau, F. Golshany, K. Hummler, and Y. S.

Obeng, “A detailed failure analysis examination of the effect of thermal cycling on Cu TSV reliability”, IEEE Trans. Elec- ton Devices, 61, 15, (2014).

28. T. T. Chua, S. W. Ho, H. Y. Li, C. H. Khong, E. B. Liao, S.

P. Chew, W. S. Lee, L. S. Lim, X. F. Pang, S. L. Kriangsak, C. Ng, S. Nathapong, and C. H. Toh, “3D interconnection process development and integration with low stress TSV”, 2010 Proc. 60th. ECTC, 798, (2010).

29. M. Jung, J. Mitra, D. Z. Pan, and S. K. Lim, “TSV stress- aware full-chip mechanical reliability analysis and optimiza- tion for 3D IC”, Commun. ACM, 57, 107, (2014).

30. J. H. Lau, and T. G. Yue, “Effects of TSVs (through-silicon vias) on thermal performances of 3D IC integration system- in-package (SiP)”, Microelecton. Reliab., 52, 2660, (2012).

31. J. H. Lau, and T. G. Yue, “Thermal management of 3D IC integration with TSV (through silicon via)”, 2009 59th.

ECTC, 635, (2009).

32. Z. Liu, S. Swarup, and S. X.-D. Tan, “Compact lateral thermal

(9)

resistance modeling and characterization for TSV and TSV array”, Proc. Int. Conference on Computer-Aided Design, 275, (2013).

33. H. Tanaka, and K.-S. Kim, “Introduction of reliability test technology for electronics package”, J. Microelectron. Packag. Soc., 19, 1, (2012).

34. X. Liu, Q. Chen, V. Sundaram, R. R. Tummala, and S. K.

Sitaraman, “Failure analysis of through-silicon vias in free- standing wafer under thermal-shock test”, Microelectron.

Reliab., 53, 70, (2013).

35. M. G. Farooq, T. L. Graves-Abe, W. F. Landers, C. Kothan- daraman, B. A. Himmel, P. S. Andry, C. K. Tsang, E. Sprogis, R. P. Volant, K. S. Petrarca, K. R. Winstel, J. M. Safran, T.

D. Sullivan, F. Chen, M. J. Shapiro, R. Hannon, R. Liptak, D. Berger, and S. S. Iyer, “3D copper TSV integration, testing and reliability”, 2011 IEDM, 7.1.1, (2011).

36. P. Kumar, I. Dutta, and M. S. Bakir, “Interfacial effects during thermal cycling of Cu-filled through-silicon vias (TSV)”, J.

Electron. Mater., 41, 322, (2012).

37. C. Okoro, R. Labie, K. Vansteels, A. Franquet, M. Gonzalez, B. Vandevelde, E. Beyne, D. Vandepitte, and B. Verlinden,

“Impact of the electrodeposition chemistry used for TSV filling on the microstructural and thermo-mechanical response of Cu”, J. Mater. Sci., 46, 3868, (2011).

38. A. Jain, R. E. Jones, R. Chatterjee, S. Pozder, and Z. Huang,

“Thermal modeling and design of 3D integrated circuits”,

2008 11th. ITHERM, 1139, (2008).

39 K. H. Lee, “Application of Plating Simulation for PCB and Packaging Process”, J. Microelectron. Packag. Soc., 19(3), 1, (2012).

40 K.-S. Kim, D.-H. Choi, and S.-B. Jung, “Overview on thermal management technology for high power device packaging”, J.

Microelectron. Packag. Soc., 21(2), 13, (2014).

• 이름: 윤태식 (尹泰植)

• 소속: 한국과학기술원 기계공학과

• 분야: 그래핀 및 전자재료 신뢰성 평가

• e-mail: [email protected]

• 이름: 김택수(金澤樹)

• 소속: 한국과학기술원 기계공학과