S HARED - MEMORY SIMD MACHINES

이 분류에 속하는 시스템들은 실질적으로 단일 프로세서 벡터 시스템이다(그러나, VLIW 시 스템[31] 같은 다른 시스템들도 있다.). 아래 그림은 벡터 아키텍처의 일반적인 모델이다.

그림 1: Block diagram of a vector processor

단일 프로세서 벡터 시스템은 위의 그림과 같은 벡터 프로세서를 하나 가지며, 벡터 프로세 서를 통해서 처리 가능한 스칼라 부동소수 처리기능을 따로 가질 수도 있다. VPU에는 캐시 가 없다는 것을 주의해 보자. 벡터 시스템 대부분은 캐시를 가지고 있지 않다. 많은 경우에 있어 벡터 유닛은 캐시의 효과를 볼 수 없고 오히려 잦은 캐시 오버플로우로 인해 실행 속 도에 나쁜 영향을 끼칠 수 있기 때문이다.

메모리에서 직접 데이터를 읽어 들이고, 계산 즉시 그 결과를 메모리로 저장할 수 있는 벡 터 시스템들이 있어 왔지만(CDC Cyber 205, ETA-10), 현대의 모든 벡터 시스템들은 벡터 레지스터를 사용하고 있다. 통상적으로 벡터 레지스터를 사용하는 것이 연산 속도에 나쁜 영향을 주지 않으면서 연산수를 취합하고 중간 결과를 처리하는 데 있어 더 많은 유용성을 제공한다.

위의 그림에서는 VPU와 메모리 사이의 세부적인 연결방식이 나타나 있지 않지만, 효과적인 벡터 연산 속도를 위해 연결방식은 매우 중요하다. 만약 메모리와 VPU사이의 대역폭이 지 나치게 작다면 VPU가 연산하기 전에 데이터를 기다려야 하고 결과를 저장하기 전에 기다 려야 하므로 VPU의 장점을 완전하게 살릴 수 없게 될 것이다. 이와 같은 상황을 보상할 수 있을 만큼 load/store에 대한 연산의 비가 충분히 크지 않다면 심각한 성능 저하를 가져올 수 있다.

다음 그림은 이항 벡터 연산 c = a + b (a, b, c,는 벡터)에서 load/store 경로 수의 영향을 나타내고 있다.

그림 2: Schematic diagram of a vector addition. Case (a) when two load- and one store pipe are available; case (b) when two load/store pipes are available.

메모리와 VPU 사이에 위와 같은 데이터 경로를 구현하는 비용 문제로 인해 종종 다른 방 법이 모색되고 있고, 전체 요구 대역폭 (full required bandwidth: 동시에 2개의 load, 1개의 store 연산)을 가지는 시스템 수는 제한적이다. 사실상, 현재 시장에 나오는 벡터 시스템에 서 이러한 높은 대역폭은 더 이상 구현되지 않는다. 오히려, 업체들은 대역폭 손실을 감추 기 위해 추가적인 캐시 등과 같은 다른 방법을 사용한다.

그림 1에서 VPU는 하나의 블록으로 표현되어 있지만, VPU의 구조는 매우 다양하다. 모든 VPU는 그 내부에서 하나 또는 그 이상의 기능을 수행할 수 있는 다수의 벡터 Functional 유닛(또는 파이프)으로 구성된다. 모든 VPU는 메모리 접근 기능을 수행하도록 디자인된 파 이프를 가지고, 이를 통해 연산수를 연산 파이프로 적시에 전달하고 연산 결과를 다시 메모 리로 저장하도록 한다. VPU는 정수/논리 연산, 부동소수 덧셈, 곱셈 연산과 덧셈과 곱셈이 조합된 연산(compound operation) 등과 같은 다수의 연산 수행 유닛을 가진다. 나눗셈은 반복되는 프로시저나 table look-up, 또는 덧셈과 곱셈 파이프를 이용한 양쪽의 조합을 통 해 수행된다. 거기에 연산 벡터의 일부 원소에만 연산이 적용되도록 하는 마스크 파이프가 항상 있다. 마지막으로 이런 벡터 파이프 집합은 하나의 VPU내에 복제(2 ~ 16회 복제 가 능)될 수 있다. 이상적으로는 메모리 대역폭이 충분하다면 복제된 수만큼 VPU당 성능이 증 가할 것이다.