연차 연구개발 추진 실적 - R&D연구결과보고서

(a)

(b)

그림 3-2. 제안한 가변 대역 통과 여파기의 (a) 회로도 및 (b) PCB 레이아웃

그림 3-3. 캐패시터 뱅크의 삽입손실

2차년도에는 버랙터와 같이 용량 (capacitance) 값을 연속적으로 바꿀 수 있는 소자를 이용 하여 중심 주파수 간격을 일정하게 만드는 연구를 진행했다. 버랙터는 PIN 다이오드에 비해 삽입 손실이 크고 선형성이 좋지 않기 때문에 1개만을 사용하여 커버하지 못하는 대역들을 만 족시키기 위해 사용하였다. 버랙터를 PIN 다이오드와 함께 한 라인에 연결하여 커패시터 뱅크 의 패드 길이를 최소화하여 전체적인 중심 주파수가 이동하는 것을 방지하였다. 또한 버랙터는 커패시턴스 변동 비율이 작은 1SV277 다이오드를 사용하였다. 커패시턴스 변동 비율이 크면 버랙터의 커패시턴스값이 커져서 중심 주파수가 이동하여 설계하기 어렵다. 따라서, 커패시턴 스 변동 비율이 작은 버랙터로 원하는 중심 주파수로 튜닝이 가능하도록 하였다.

그림 3-4는 2차년도에 제작한 가변 대역 통과여파기의 실물 사진이다. 특히 파란색 네모상 자 부분은 마이크로프로세서로 구성된 제어 모듈로서 중심주파수를 컴퓨터를 통해 제어하게 하여 스펙트럼 스캔이 가능하도록 한다.

그림 3-4. 가변 대역 통과여파기 실물 사진

○ LNA (Low Noise Amplifier) 모듈 성능 검증

그림 3-5는 2차년도에 제작한 LNA 모듈의 회로도이며, 1차년도와 달리 LNA 모듈과 switch-LNA 모듈을 결합하여 하나의 LNA 모듈로 설계하고, 소형화하도록 하였다. 또한 low gain path로 통과하는 신호의 주파수 선택도를 향상시키기 위해 2단 BPF가 추가하였다. 그리 고 각 LNA 출력단에 TVWS 대역의 주파수 통과 특성을 보이는 BPF를 추가하였다. 설계에 사용된 BPF들은 TVWS 대역을 커버하며 전체 모듈의 주파수 선택도를 높이도록 하였다.

그림 3-5. LNA 모듈의 회로도

그림 3-6(a)는 2차년도 제작한 LNA 모듈의 PCB 레이아웃이고, (b)는 LNA 모듈의 실물 사진으로 크기는 68 ✕ 24 mm²이다. 이는 1차년도 사이즈에 비해 86 % 감소되었음을 확인하였 다.

(a)

Switch-LNA

LNA

(b)

그림 3-6. LNA 모듈의 (a) PCB 레이아웃 및 (b) 실물 사진

그림 3-7은 2차년도 제작한 LNA 모듈의 S-parameter 측정결과이다. LNA 모듈의 high gain path (high)일 때, 최대 S21 = 52 dB 의 이득을 얻고, low gain path (low)일 때, 최대 S21 = 18 dB 의 이득의 측정결과를 얻었다. 낮은 레벨을 가진 RF 입력파워가 들어오게 되면 high gain path로 신호가 전달되고, 높은 레벨을 가진 RF 입력파워가 들어오게 되면 low gain path로 신호가 전달된다. 그래서 LNA 모듈에서 약 34 dB의 dynamic range를 갖게 된 다.

-60 -50 -40 -30 -20 -10 0 10 20 30 40 50 60

0.1 0.3 0.5 0.7 0.9 1.1 1.3 1.5 1.7

S -p a ra m e te rs ( d B )

Frequency (GHz)

S₁₁(dB)(high)

S₂₂(dB)(high)

S₂₁(dB)(high) S₂₁(dB)(low)

S₁₁(dB)(low) S₂₂(dB)(low)

그림 3-7. LNA 모듈의 S－parameter 측정 결과

그림 3-8은 LNA 모듈의 각각 path에 따른 noise figure 측정결과이다. Low gain path 일 때, noise figure는 0.8 dB 이하이고, high gain path 일 때, noise figure는 0.7 dB 이하 이다.

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8

460 500 540 580 620 660 700

Frequency (MHz)

N o is e f ig u re ( d B )

Low gain path High gain path

그림 3-8. LNA 모듈의 noise figure 측정 결과

○ Saw filter 모듈 성능 검증

그림 3-9은 2차년도에 설계한 saw filter 모듈의 회로도이며, saw filter의 양단에 설계한 4:1 impedance transforming balun을 배치하여 50 ohm 시스템에서 사용가능 하도록 하였 다. LNA 모듈을 통과한 TVWS 대역의 신호는 첫 up-converter & synthesizer1에서 IF 주 파수 (1.22 GHz)로 상향 변환을 하게 된다. 상향 변환된 신호는 demodulator를 통과하기 전 에 주변의 spurious 신호를 제거하기 위해 saw filter가 필요하다. 선정한 saw filter는 200 Ω의 differential port로 이루어져 있으나 구입한 첫 번째 up-converter & synthesizer 1 와 demodulator 보드는 50 Ω 입출력 포트로 구성되어진다. 선정한 saw filter를 현재의 수 신기에서 사용하기 위해 rat-race couper 형태의 balun을 설계하였다.

그림 3-9. Saw filter 모듈의 회로도

기본적인 rat-race coupler를 이용한 balun은 모든 단자가 50 Ω 으로 설계되어 있어서, 위 의 saw filter (200 Ω)를 연결할 때 임피던스 정합 회로가 필요하게 된다. 그러나 이런 번거 로움을 개선하기 위해 4:1 임피던스 변환 기능을 가지는 balun을 개발하였다. 또한, 설계한 회 로는 사이즈를 줄이기 위해 lumped 소자로 변환하였다. 제작한 모듈은 differential port를 가 지는 saw filter의 양단에 배치하여 구성하였다.

그림 3-10(a)는 saw filter 모듈의 S－parameter 측정 결과이며 (b)는 실물 사진이다. 측 정결과, 중심 주파수 1.22 GHz에서 -4.7 dB의 S21 (dB)을 보였고, 10 MHz의 주파수 대역 폭을 가지는 것을 확인하였으며, 사이즈는 58 ✕ 25 mm²이다.

-70 -60 -50 -40 -30 -20 -10 0

1.00 1.05 1.10 1.15 1.20 1.25 1.30 1.35 1.40

S -p a ra m e te rs ( d B )

Frequency (GHz)

S

₂₁

(dB)

S

₁₁

(dB) S

₂₂

(dB)

(a)

Balun

Saw filter

(b)

그림 3-10. Saw filter 모듈의 (a) S－parameter 측정 결과 및 (b) 실물 사진

○ Mixer 측정 및 기타 부품 측정

그림 3-11은 up-converter의 실물 사진이다. 제안하는 스펙트럼 센싱 RF 수신기에서 up-converter는 frequency synthesizer도 포함하고 있어 LNA 모듈의 출력신호인 TVWS 대역의 신호를 IF 주파수로 상향 변환해주는 역할을 한다. CW신호를 사용하여 470 ~ 698 MHz 주파수 대역의 신호를 USB와 컴퓨터와 연결시켜 컴퓨터상에서 LO 주파수를 가변하여 1.22 GHz의 IF 주파수로 가변됨을 측정을 통해 확인하였다.

그림 3-11. Up-converter 실물 사진

그림 3-12은 frequency synthesizer의 실물 사진이다. 컴퓨터와 USB로 연결 시켜 output 신호인 1.22 GHz가 demodulator LO 신호로 사용된다. 그리고 up-converter와 frequency synthesizer는 하나의 signal generator에서 power divider를 이용하여 동일한 20 MHz (700 mV)의 reference 신호를 인가시켜 PLL을 작동시킨다.

그림 3-12. Frequency synthesizer 실물 사진

그림 3-13은 demodulator 실물 사진이다. Saw filter를 통과한 6 MHz의 주파수 대역을 가지는 1.22 GHz의 신호를 I/Q demodulation 해주는 구입한 quadrature demodulator 보드

를 CW 신호를 통해 demodulator의 성능 및 입력 신호에 대한 주파수의 하향변환을 한다.

demodulator 안에는 VGA와 baseband amplifier로 일부분이 구성되어 있는데, VGA에 의해 서 0 ~ 69.5 dB의 이득변화가 생긴다. 또한 AGC 모드도 사용가능하여 demodulator에 입력 파워 레벨에 따라 VAGC 의 전압이 바뀌면서 VGA의 이득을 가변시켜 일정한 이득을 출력시킨 다.

그림 3-13. Demodulator 실물 사진

그림 3-14는 입력 파워 레벨에 따른 demodulator의 AGC모드일 때 Av (voltage gain) 특 성 측정이다. Demodulator의 입력 파워 레벨이 증가함에 따라 AGC 모드가 동작하여 VGA의 이득을 일정하게 감소시켜 일정한 출력 이득이 나온다.

0 10 20 30 40 50 60 70 80

-75 -65 -55 -45 -35 -25 -15 -5 Pin (dBm)

A v (d B )

그림 3-14. Demodulator의 AGC 모드의 Av 특성 측정

○ 스펙트럼 센싱 RF 수신기 모듈 측정

그림 3-16. 스펙트럼 센싱 RF 수신기 전체 측정 사진

그림 3-17는 전체 스펙트럼 센싱 RF 수신기의 입력 파워 레벨과 LNA 모듈의 path에 따라 이득을 측정했다. 이때, demodulator는 AGC 모드로 동작하였다. TVWS 대역의 중심주파수 인 580 MHz에서 LNA 모듈의 path에 따라 최대 95 dB, 최소 36 dB의 이득이 변하는 것을 측정했다.

0 10 20 30 40 50 60 70 80 90 100

-95 -85 -75 -65 -55 -45 -35 -25

High gain path(580 MHz) Low gain path(580 MHz)

P

_in

(dBm)

A v (d B )

그림 3-17. 전체 스펙트럼 센싱 RF 수신기 Av 측정

그림 3-18는 전체 스펙트럼 센싱 RF 수신기의 입력 파워 레벨에 따른 각 모듈별 전력 변

460 500 540 580 620 660 700 Frequency (MHz)

어 각 대역을 커버하는 이중대역 여파기를 설계한 뒤 합성하는 방안을 모색하였다. 우선 TVWS 대역을 470 ~ 590/590 ~ 698 MHz로 대역을 나누고 824 ~ 894 MHz를 고정하여 결과적으로 470 ~ 590 + 824 ~ 894 MHz/590 ~ 698 + 824 ~ 894 MHz 의 두 이중대 역 여파기를 설계하였다. 시뮬레이션 결과를 토대로 기판을 제작하여 실측정한 결과는 그림 3-22와 같으며 정확한 모델링을 통한 설계, 제작으로 두 이중대역 여파기가 모두 시뮬레이션 과 측정값의 오차가 적게 나오는 것을 확인할 수 있다.

(a) (b)

그림 3-21. 이중대역 여파기 시뮬레이션 결과 (a) 470 ~ 590 MHz + 824 ~ 894 MHz (b) 590 ~ 698 MHz + 824 ~ 894 MHz

그림 3-22. 시뮬레이션과 실제 측정 비교 결과

측정 결과를 살펴보면 470 ~ 698/824 ~ 894 MHz의 대역을 커버하는 것을 알 수 있고 삽입 손실은 1.5 ~ 2.8 dB로 측정되었다. 이 설계 값을 가지고 두 섹션을 합성하는 방안으로 SPDT (Single Pole Double Throw) 스위치를 사용하였다. SPDT 스위치를 사용하게 되면 두 필터를 각각 설계한 뒤에 Bias(Vth = 2 V)에 의해 State 0 / 1 로 스위칭 되어 두 섹션

이 교대로 필터링하면서 TVWS 대역과 LTE 대역을 모두 커버할 수 있게 된다.

그림 3-23 회로와 같이 회로를 설계한 후 입력과 출력에 스위치를 달아 두 스위치를 동시 에 State 변환시켜 필터를 구현한다. 오른쪽 그림은 회로 설계에 사용된 레이아웃이다. 안정적 인 Bias를 위해 RF Choke 및 DC Block 부분이 추가 되고 사이즈를 줄이기 위해 소자 배치 를 교차로 배치하도록 하였다.

(a) (b)

그림 3-23. 이중대역 여파기 합성 (a) 회로 및 (b) 레이아웃

그림 3-24는 ADS2013을 통해 State에 따른 시뮬레이션 결과이다. 사용한 스위치는 AS179-92LF 이며 2 V의 동작전압과 0.3 dB의 삽입손실, 25 dB 차단 특성을 갖는 스위치 이다. 스위치를 2개 사용하였기 때문에 기존의 삽입손실보다 0.6 dB(0.3 dB × 2)가량 삽입 손실이 증가한 결과를 볼 수 있고, 두 섹션이 CR LTE 대역과 Legacy LTE 대역을 커버하는 것을 볼 수 있다.

(a) (b)

그림 3-24. 이중대역 여파기 합성 시뮬레이션 결과 (a) S21 및 (b) S11

나. CR 엔진 설계 기술

(1) CR 센싱 시간과 센싱 주기 연구

협력적 센싱 기술은 여러 개의 센싱 노드가 PU( Primary User)를 측정하기 때문에 센싱 정확도를 높일 수 있는 장점이 있다. 하지만 협력적 센싱 기술을 사용하더라도 센싱 노드의 성 능을 높이면 작은 수의 센싱 노드만으로도 전체 센싱 성능을 높일 수 있으며, 오버 헤드 및 전 력량을 줄일 수 있는 장점이 있다. 이에 단일 노드에서의 센싱 시간 및 센싱 주기를 제어하는 연구를 수행하였다. 센싱 시간과 센싱 주기는 PU의 검출 확률을 조절할 수 있는 직접적인 요 소 중 하나이므로 최적의 센싱 시간과 센싱 주기를 결정하여 PU 검출 확률을 높이는 연구를 진행하였다

○ 센싱 시간 연구

센싱 시간은 센싱 노드가 PU를 관찰하는 시간을 나타내는 파라미터이다. CR 시스템에서 센 싱 시간이 증가함에 따라 PU에 관한 많은 양의 센싱 정보량을 수집할 수 있다. 더 많은 센싱 정보량을 통해 센싱 노드는 PU의 검출 확률을 증가시킬 수 있다. PU 검출을 위한 센싱 프레 임 구조는 그림 3-25에 도시하였다. 센싱 주기를 라고 하고 센싱 시간을 라 하면, 센싱 시 간 가 증가함에 따라 PU의 검출 확률 역시 증가하게 된다.

그림 3-25. 센싱 프레임 구조

그림 3-26은 본 연구에서 컴퓨터 모의실험을 통해 센싱 시간에 따른 PU 검출 확률을 도출 한 결과이다. 센싱 시간이 0에 가까울수록 검출 확률이 작아지게 된다. 실험 결과에 따르면 센 싱 시간이 1ms을 넘게 되면 어느 정도 일정한 값을 따라 수렴하는 것을 확인할 수 있다. 따라

문서에서 R&D연구결과보고서 (페이지 35-63)