(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2021-0132560 (43) 공개일자 2021년11월04일 (51) 국제특허분류(Int. Cl.)
H01L 23/495 (2006.01) H01L 23/00 (2006.01) H01L 23/498 (2006.01)
(52) CPC특허분류
H01L 23/49568 (2013.01) H01L 23/49827 (2013.01) (21) 출원번호 10-2020-0080610 (22) 출원일자 2020년06월30일 심사청구일자 2020년06월30일 (30) 우선권주장
1020200051086 2020년04월27일 대한민국(KR)
(71) 출원인
한국전자통신연구원
대전광역시 유성구 가정로 218 (가정동) (72) 발명자
장현규
대전광역시 서구 계룡로615번길 69 e편한세상 둔 산1단지 104동 1102호
정동윤
대전광역시 유성구 도안동로 523 베르디움 206동 1402호
(뒷면에 계속) (74) 대리인
특허법인지명 전체 청구항 수 : 총 16 항
(54) 발명의 명칭 향상된 내습성 및 신뢰성을 갖는 세라믹 적층형 반도체 패키지 및 방법
(57) 요 약
본 발명은 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위해 사용되는 세라믹 기반의 적층형 패키지에 서의 덴드라이트의 발생을 억제하여 패키지의 내습성 및 신뢰성을 향상시키는 패키지 구조 및 그 패키징 방법을 제안한다. 본 발명은 패키지 내 세라믹 레이어와 몰딩수지의 접합부 내벽을 불균일 경계형태(예를 들어, (뒷면에 계속)
대 표 도
- 도5공개특허 10-2021-0132560
갈지(之)자 형태, 요철형태, 지그재그 형태 등)로 형성하여 몰딩수지(예를 들어, 에폭시, 실리콘, 우레탄 등)와 세라믹 레이어간의 접합 면적 및 길이를 증가시켜 접합력 향상과 수분의 이동 경로를 확장하여 반도체 패키지의 내습성 및 신뢰성을 향상시킨다. 또한 비아홀(via-hole)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치 에 배치되도록 함으로써 비아홀을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성 을 추가적으로 향상시킨다. 나아가, 각 레이어에 형성되는 비아홀이 상이한 여러 직경을 갖도록 하여 세라믹 레 이어와 비아홀의 접합 면적 및 길이를 증가시킨다.
(52) CPC특허분류
H01L 23/564 (2013.01) (72) 발명자
조두형
세종특별자치시 다정남로 22 가온마을1단지 116동 2103호
박건식
대전광역시 유성구 어은로 57 한빛아파트 125동 204호
임종원
대전광역시 서구 만년남로 8 상록수아파트 106동 906호
이 발명을 지원한 국가연구개발사업 과제고유번호 20008147 과제번호 20008147 부처명 산업통상자원부
과제관리(전문)기관명 한국산업기술평가관리원 연구사업명 산업기술혁신사업
연구과제명 표면 실장형 SiC SBD 전력반도체 디스크리트 소자 패키지 기술 개발 기 여 율 1/1
과제수행기관명 한국전자통신연구원 연구기간 2019.11.01 ~ 2020.06.30
명 세 서 청구범위
청구항 1다수의 세라믹 레이어가 적층된 적층체;
상기 각 세라믹 레이어를 연결하는 비아홀;
상기 적층체 내부에 충전된 몰딩수지; 및
상기 적층된 세라믹 레이어와 상기 몰딩수지의 접합부를 포함하되, 상기 세라믹 레이어와 상기 몰딩수지의 접합부는
불균일 경계형태의 접합부 내벽을 형성하는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 2
제1항에 있어서, 상기 불균일 경계형태의 접합부 내벽은
상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지쪽 방향으로 확장되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 3
제1항에 있어서, 상기 불균일 경계형태의 접합부 내벽은
상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 4
제1항에 있어서, 상기 불균일 경계형태의 접합부 내벽은
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어가 상기 몰딩수지쪽 방향으로 확장되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 5
제1항에 있어서, 상기 불균일 경계형태의 접합부 내벽은
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축 되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 6
제1항에 있어서, 상기 비아홀은
상기 세라믹 레이어간에 겹치지 않게 다른 위치에 배치되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 7
제1항에 있어서, 상기 비아홀은
상기 각 세라믹 레이어 내에서 상이한 다수의 직경을 갖는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.
청구항 8
다수의 세라믹 레이어를 적층하여 적층체를 제작하는 단계;
상기 각 세라믹 레이어를 연결하는 비아홀을 형성하는 단계;
상기 적층체 내부에 몰딩수지를 충전하는 단계; 및
상기 적층된 세라믹 레이어와 상기 몰딩수지의 접합부에 불균일 경계형태의 접합부 내벽을 형성하는 단계를 포 함하는 세라믹 적층형 반도체 패키징 방법.
청구항 9
제8항에 있어서, 상기 불균일 경계형태의 접합부 내벽을 형성하는 단계는
상기 적층된 세라믹 레이어들의 일부 레이어를 상기 몰딩수지쪽 방향으로 확장하는 것을 포함하는 세라믹 적층 형 반도체 패키징 방법.
청구항 10
제8항에 있어서, 상기 불균일 경계형태의 접합부 내벽을 형성하는 단계는
상기 적층된 세라믹 레이어들의 일부 레이어를 상기 몰딩수지에서 멀어지는 방향으로 단축하는 것을 포함하는 세라믹 적층형 반도체 패키징 방법.
청구항 11
제8항에 있어서, 상기 불균일 경계형태의 접합부 내벽을 형성하는 단계는
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어를 상기 몰딩수지쪽 방향으로 확장하는 것을 포함하는 세라믹 적층형 반도체 패키징 방법.
청구항 12
제8항에 있어서, 상기 불균일 경계형태의 접합부 내벽을 형성하는 단계는
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어를 상기 몰딩수지에서 멀어지는 방향으로 단축 하는 것을 포함하는 세라믹 적층형 반도체 패키징 방법.
청구항 13
제8항에 있어서, 상기 비아홀을 형성하는 단계는
상기 각 세라믹 레이어의 비아홀을 세라믹 레이어간에 겹치지 않게 다른 위치에 배치하여 형성하는 것을 포함하 는 세라믹 적층형 반도체 패키징 방법.
청구항 14
제8항에 있어서, 상기 비아홀을 형성하는 단계는
상기 각 세라믹 레이어 내에, 다수의 상이한 직경을 갖는 비아홀을 형성하는 것을 포함하는 세라믹 적층형 반도 체 패키징 방법.
청구항 15
제8항 내지 제14항 중 어느 한 항에 기재된 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전기 소자.
청구항 16
제8항 내지 제14항 중 어느 한 항에 기재된 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전기회로 기판.
발명의 설명 기 술 분 야
본 발명은 반도체 패키지에 관한 것으로, 특히, 내습성 및 신뢰성을 가지며 향상된 방열 특성의 세라믹 적층형 [0001]
반도체 패키지 및 그 패키징 방법에 관한 것이다.
배 경 기 술
최근 전기자동차나 무선전력전송과 같이 높은 전력의 어플리케이션이 증가하고 있다. 이와 같은 어플리케이션의 [0002]
경우 많은 양의 열이 발생되며 이에 따라 고온 에서 낮은 손실을 갖는 Silicon carbide(SiC) 또는 Gallium oxide(GaO)와 같은 Wide bandgap(WBG) 반도체 소자에 대한 연구가 활발히 진행되고 있다. 또한, 자율주행차와 같이 높은 신뢰성을 요구하는 어플리케이션의 증가로 인해 어플리케이션을 이루고 있는 통신, 전력, 센서 소자 들의 높은 신뢰성이 요구되고 있다. 이와 같은 어플리케이션을 위해 반도체 소자의 특성 유지 및 신뢰성을 향상 시키기 위해 반도체 패키지 분야에서도 많은 연구가 진행되고 있다.
기존 전력반도체 패키지의 경우, 방열을 위해 TO 타입 패키지와 같이 큰 리드프레임을 사용하여 전력반도체를 [0003]
리드프레임에 솔더링하고 절연성 및 수분저항성을 갖도록 하기 위해 Epoxy mold compound(EMC)와 같은 수지로 몰딩한다. 하지만 이 방식에서는, 부피가 크기 때문에 어플리케이션의 소형화에 제약이 따른다. 이에 따라 최근 에는 기존 TO 타입의 패키지 대신에 Surface mount device(SMD) 타입의 전력반도체 패키지가 출시되고 있다. 하 지만 이 패키지는 EMC의 열전도도가 낮기 때문에 수십 A(암페어)의 전력반도체를 패키지하기에는 한계가 있다.
현재, 세라믹 계열의 패키지가 그 우수한 방열 효과로 인해 전력반도체용 패키지로 각광받고 있다. 또한, 세라 [0004]
믹 적층형 반도체 패키지는 캐비티 형성이 용이하여 본딩 길이를 짧게 할 수 있어 기생성분(parasitic component)을 최소화할 수 있는 장점이 있다.
단점으로, 세라믹 패키징을 위하여 반도체 소자를 캐비티에 위치시키고 소자 보호용 EMC를 캐비티에 충전할 때 [0005]
에 세라믹 재료와 EMC의 접합 부분이 생긴다. 높은 온도와 습도 조건에서 세라믹 재료와 EMC가 접합된 부분에 균열이 생기고 그 틈으로 수분이 들어가 반도체 소자의 특성을 저하시킨다. 아울러, 내부전극에 전원이 인가된 상태에서는 전극 간에 전위차가 발생하게 되어 세라믹 적층형 반도체 패키지 내에서 수상결함(이하, '덴드라이 트(dendrite)')가 발생하여 패키지의 누설전류를 증가시킨다.
발명의 내용 해결하려는 과제
본 발명은 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위해 세라믹 기반의 적층형 패키지를 사용시, [0006]
상술한 덴드라이트의 발생을 억제하여 패키지의 내습성 및 신뢰성을 향상시키는 패키지 구조 및 그 패키징 방법 을 제안한다.
과제의 해결 수단
상기 과제를 해결하기 위하여, 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위한 세라믹 기반의 적층 [0007]
형 패키지를 사용하여 세라믹 레이어를 적층시에, 패키지 내 세라믹 레이어와 몰딩수지의 접합부 내벽을 불균일 경계형태(예를 들어, 갈지(之)자 형태, 요철형태, 지그재그 형태 등)로 형성하여 몰딩재로 사용되는 수지(예를 들어, 에폭시, 실리콘, 우레탄 등)와 세라믹 레이어간의 접합 면적 및 길이를 증가시켜 접합력 향상과 수분의 이동 경로를 확장하여 반도체 패키지의 내습성 및 신뢰성을 향상시키고자 한다.
또한 비아홀(via-hole)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치되도록 함으로써 비아홀 [0008]
을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성을 추가적으로 향상시키고자 한다.
나아가, 각 레이어에 형성되는 비아홀이 상이한 여러 직경을 갖도록 하여 세라믹 레이어와 비아홀의 접합 면적 [0009]
및 길이를 증가시켜서 수분 침투에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 방지하며, 이에 따 라 세라믹 적층형 패키지의 내습성 및 신뢰성을 추가적으로 확보하고자 한다.
이상에서 소개한 본 발명의 구성 및 작용은 이후에 도면과 함께 설명하는 구체적인 실시예를 통하여 더욱 명확 [0010]
해질 것이다.
발명의 효과
우수한 방열성의 세라믹 기반의 패키지에 의해 열이 많이 발생하는 반도체 소자 패키지에 적합하며, 세라믹 레 [0011]
이어의 적층시에 패키지 내 세라믹 레이어와 몰딩 수지(EMC 등)의 접합부 내벽을 불균일 경계형태로 형성하여 세라믹 레이어와 몰딩수지 간의 접합 강도 및 접합 길이를 증가시켜 내습성을 개선하고 이에 의해 반도체 패키 지의 신뢰성을 향상시킬 수 있다.
또한 기존의 패키지 내습성을 향상시키기 위한 요홈, 요철, 혹은 음각패턴 형성은 성형 혹은 레이저 가공을 거 [0012]
쳐야 하지만, 본 발명은 세라믹 레이어의 내부를 일부 제거하여 내벽을 불균일 경계형태로 만들기 때문에 세라 믹 레이어와 몰딩수지간 접합 면적 및 길이를 비교적 저렴한 비용으로 자유롭게 변형시킬 수 있어서 제품 다양 화의 장점을 갖는다.
도면의 간단한 설명
도 1은 일반적인 세라믹 적층형 반도체 패키지의 분해도 [0013]
도 2는 기존 세라믹 적층형 반도체 패키지의 입체도 도 3은 도 2 의 X-X' 단면도
도 4는 반도체 소자를 패키징한 상태의 세라믹 적층형 반도체 패키지 단면도 도 5는 세라믹 적층형 반도체 패키지의 문제점을 설명하기 위한 단면도 도 6은 세라믹 적층형 반도체 패키지에 발생한 덴드라이트의 예시도
도 7은 불균일 경계형태의 접합부 내벽을 갖는 세라믹 적층형 반도체 패키지의 단면도
도 8은 다른 실시예에 따른 불균일 경계형태의 접합부 내벽을 갖는 세라믹 적층형 반도체 패키지의 단면도 도 9는 세라믹 레이어 내 상이한 직경을 갖는 비아홀의 예시도
도 10은 본 발명에 따른 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전력변환기의 단면도
발명을 실시하기 위한 구체적인 내용
본 발명의 이점 및 특징, 그리고 이들을 달성하는 방법은 이하 첨부된 도면과 함께 상세하게 기술된 바람직한 [0014]
실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에 기술된 실시예에 한정되는 것이 아니라 다양한 다른 형태로 구현될 수 있다. 실시예는 단지 본 발명을 완전하게 개시하며 본 발명이 속하는 기술분야에서 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐, 본 발명은 청구항의 기재 내 용에 의해 정의되는 것이다.
또한, 본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것이 아니다.
[0015]
본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 또한 명세서에 사용된 '포함한다 (comprise, comprising 등)'라는 용어는 언급된 구성요소, 단계, 동작, 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작, 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용된 것이다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 실시예의 설명에 있어, 관련된 공 [0016]
지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명을 생략한 다.
도 1은 일반적인 세라믹 적층형 반도체 패키지의 입체 분해도이다. 세라믹 레이어의 제1층(1)은 반도체가 접합 [0017]
되어 실장되는 층으로, 내부전극(5)이 형성되어 있으며, 세라믹 레이어의 제2층(2)부터 제4층(4)에는 각각, 반 도체 소자가 실장되는 홈 또는 캐비티(6, 6', 6")와 층간 연결을 위한 내부전극(5', 5")이 형성되어 있다.
도 2는 도 1의 세라믹층들이 적층된 입체도를 나타낸다. 세라믹층들의 적층 후 약 900℃의 온도에서 소결하여 [0018]
패키지를 제작한다. 본 발명에 따른 세라믹 적층형 반도체 패키지의 상세한 구조 설명에 앞서 이하에서 보여줄 단면도는 모두 도 2에 표기된 절단면 X-X'를 기준으로 한 단면도임을 전제한다.
도 3은 본 발명에 따른 세라믹 적층형 반도체 패키지의 단면도로, 도 2의 X-X' 단면도에 상응하는 단면도이다.
[0019]
세라믹 적층형 반도체 패키지는 도 3과 같이 다수의 세라믹 레이어(L1~ L13)로 적층된다. 세라믹 적층형 반도체 패키지의 제작 과정은 다음과 같다.
각각의 세라믹 레이어는 반도체 소자가 위치하게 될 공간인 홈 또는 캐비티(6)를 형성하기 위해 펀칭 공정을 통 [0020]
해 세라믹 레이어의 일부가 제거된다. 다음, 내부전극(5, 5')들 및 외부전극(7)들을 서로 전기적으로 연결해주 기 위한 다수의 비아홀(via-hole)(8)을 형성하기 위한 펀칭 공정 및 금속 필링 공정이 오고, 마지막으로 내부전 극(5)들 및 외부전극(7)들이 Screen printing 방식으로 형성된다. 이후 도 1, 2 와 같이 모든 세라믹 레이어를 순차적으로 적층한 후에 소결을 거치면 세라믹 적층형 반도체 패키지가 완성된다. 여기서, 각 레이어를 연결하
는 비아홀(8)들을 레이어간 겹치지 않게 다른 위치에 배치함으로써 비아홀(8)을 통해 침투하는 수분의 이동경로 를 증가시켜 세라믹 적층형 반도체 패키지의 내습성 및 신뢰성이 확보된다.
도 4는 도 3에서 설명한 세라믹 적층형 반도체 패키지에 반도체 소자(9)를 탑재하고 몰드 수지(11)를 충전하여 [0021]
패키징한 모습을 나타낸다. 여기서는 반도체 소자(9)를 Schottky barrier diode(SBD)로 예시한다.
도 3 및 도 4를 참조하면, SBD(9)의 아랫면은 캐소드전극으로 세라믹 기판의 소정 전극(예를 들어, 5번의 내부 [0022]
전극)에 솔더 접합되고, SBD(9)의 윗면은 애노드전극으로 Cu 등의 클립 본딩(10)에 의해 세라믹 적층형 반도체 패키지의 소정 전극(예를 들어, 5'번의 내부전극)과 전기적으로 연결된다. 다음 Epoxy mold compound(EMC) 등의 몰딩수지(11)를 소자(9)가 들어가 있는 캐비티(6)의 공간에 채워 넣어 소자(9)를 보호하도록 한다. 최종적으로, Al 등의 금속 케이스(12)를 사용하여 세라믹 적층형 반도체 패키지내 반도체 소자(9)를 밀봉한다.
도 4의 경우에, 세라믹 레이어와 몰딩수지(11) 간의 접합부(junction)는 세 부분, 즉, 캐비티(6)의 좌측면의 제 [0023]
1접합부(13a), 캐비티(6)의 저부 측면의 제2접합부(13b), 그리고 캐비티(6)의 우측면의 제3접합부(13c)가 있게 된다. 이들 세라믹 레이어와 몰딩수지(11) 간의 접합부(13a, 13b, 13c)는 균일하고 매끈한 경계형태로 내벽을 이루도록 하면 문제가 발생한다.
도 5와 도 6은 이렇게 균일하고 매끈한 경계형태의 내벽을 갖는 접합부로 인해 발생하는 문제점을 설명하기 위 [0024]
한 것이다. 높은 온도와 습도 조건에서 도 5에서와 같이 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, 13c)에 균열이 생기고 그 틈으로 수분(14)이 들어가 반도체 소자(9)의 특성을 저하시킨다. 또한 내부전극(5, 5')에 전원이 인가된 상태에서는 전극 간에 전위차가 발생하게 되고 유입된 수분(14)을 통해 덴드라이트(15)가 발생하여 반도체 패키지의 누설전류를 증가시키는 등 신뢰성이 저하된다. 도 6에서는 세라믹의 제1층(1)에 덴드 라이트가 발생한 것을 예시하고 있다. 내부전극 5와 5' 사이에 상이한 극성의 전압이 인가되어 전위차가 발생된 상태이고, 아울러 유입된 수분(도 5의 14)이 가세하여, 전극 5와 5' 사이의 세라믹 레이어에 덴드라이트(15)가 발생된 것을 예시하고 있다.
도 7은 이러한 문제점을 해결하기 위하여 도 4에서 언급한 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, [0025]
13c)의 균일 경계형태 내벽을 개선한 실시예이다. 이 실시예는 갈지(之)자 형태, 요철 형태, 또는 지그재그 형 태와 같은 불균일 경계형태로 접합부(13a, 13b, 13c)의 내벽을 형성하되, 적층 구조를 이루는 각 세라믹 레이어 의 일부 레이어들이 패키지의 내측으로 확장되는 형태(내측확장형)를 나타낸다.
본 실시예에서는, 세라믹 레이어와 몰딩수지(11)의 제1접합부(13a)에서는 세라믹 레이어 L6, L8, L10, L12가 기 [0026]
존 위치(16)로부터 패키지 내측으로(즉, 반도체 소자(9) 쪽으로) 확장되고(17), 제2접합부(13b)에서는 세라믹 레이어 L6, L8이 기존 위치(16)로부터 좌측으로 확장되고(18), 제3접합부(13c)에서는 세라믹 레이어 L10, L12가 좌측으로(즉, 몰딩수지(11) 쪽으로) 확장되어(19) 불균일 경계형태의 내벽이 만들어진다. 여기서는 세라믹 레이 어가 하나 건너 하나씩 패키지 내측으로 확장되어 불균일 경계형태의 내벽을 이루는 것을 제시하였지만, 이에 한정되는 것은 아니다. 예를 들어, 두 레이어마다 내측확장될 수도 있고 불규칙하게 임의의 레이어가 내측확장 될 수도 있다.
이와 같이 세라믹 레이어와 몰딩수지(11)와의 패키지 내 접합부의 내벽을 갈지자 형태, 요철형태, 지그재그 등 [0027]
의 불균일 경계형태로 형성함으로써, 세라믹 레이어와 몰딩수지(11)의 접합 면적 및 길이를 증가시켜 수분에 의 해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 원천적으로 방지할 수 있으며, 이에 따라 세라믹 적층형 패키지의 내습성 및 신뢰성을 확보할 수 있다. 아울러, 앞에서 언급한 것과 같이 모든 비아홀(8)들이 레이어간 에 겹치지 않도록 각 레이어마다 다른 위치에 배치됨으로써 비아홀(8)을 통해 침투하는 수분의 이동경로를 증가 시켜 적층형 패키지의 내습성 및 신뢰성의 추가적 확보가 가능하다.
도 8은 상술한 문제점을 해결하기 위하여 도 4에서 언급한 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, [0028]
13c)의 균일 경계형태의 내벽을 개선한 또다른 실시예에 관한 것이다. 이 실시예는 도 7의 실시예와 반대로 불 균일 경계형태로 접합부(13a, 13b, 13c)의 내벽을 형성하되, 적층 구조를 이루는 각 세라믹 레이어의 일부 레이 어들이 패키지의 외측으로 단축되는 형태(외측단축형)를 나타낸다.
본 외측단축형 실시예에서, 제1접합부(13a)에서는 세라믹 레이어 L6, L8, L10, L12가 기존 위치(16)로부터 패키 [0029]
지 외측으로 단축되고(20), 제2접합부(13b)에서는 세라믹 레이어 L6, L8이 기존 위치(16)로부터 우측으로 단축 되고(21), 제3접합부(13c)에서는 세라믹 레이어 L10, L12가 우측으로(즉, 몰딩수지(11)에서 벗어나는 쪽으로) 단축되어(22) 불균일 경계형태의 접합부 내벽이 만들어진다. 여기서도 세라믹 레이어가 하나 건너 하나씩 단축 되어 불균일 경계형태의 내벽을 이루는 것을 제시하였지만, 이에 한정되는 것은 아니다.
이 실시예의 경우에도 도 7의 실시예처럼 세라믹 레이어와 몰딩수지(11)와의 패키지 내 접합부의 내벽을 불균일 [0030]
경계형태로 형성함으로써 세라믹 레이어와 몰딩수지(11)의 접합 면적 및 길이가 증가되어 수분에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 원천적으로 방지할 수 있으며, 이에 따라 세라믹 적층형 패키지의 내 습성 및 신뢰성을 확보할 수 있다. 아울러, 모든 비아홀(8)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치됨으로써 비아홀(8)을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰 성의 추가적 확보가 가능하다.
도 9는 세라믹 적층형 반도체 패키지의 내습성을 추가적으로 향상시키기 위한 실시예를 나타낸다. 어느 세라믹 [0031]
레이어 L1의 제작시 여러 개의 세라믹 시트 L1-1 내지 L1-3을 적층하여 제작한다. 레이어 L1에 비아홀을 형성하 기 위한 펀칭 및 금속 필링 공정시에 각 세라믹 시트 L1-1 내지 L1-3에 작은 직경의 비아홀(8b), 큰 직경의 비 아홀(8a), 및 작은 직경의 비아홀(8b)을 각각 형성하여 이들 세라믹 시트를 적층하면 도 9와 같이 직경이 시트 마다 다른 비아홀들이 세라믹 레이어 L1에 형성된다. 이로써, 세라믹 레이어와 비아홀의 접합 면적 및 길이가 증가되어 수분 침투에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트가 방지되며, 이에 따라 세라믹 적 층형 패키지의 내습성 및 신뢰성을 추가적으로 확보된다.
이상에서 설명한 본 발명의 세라믹 적층형 반도체 패키징 기술은 개별 전기 소자(예를 들어, TR, IC 등의 능동 [0032]
소자나 인덕터, 저항, 커패시터 등의 수동소자)에 적용가능하다. 이외에도 본 발명의 세라믹 적층형 반도체 패 키지 기술은 능동소자 및/또는 수동소자의 전기 소자가 실장(mount)되는 전기회로 기판(예를 들어, PCB)에 적용 가능하다.
도 10은 본 발명에 따른 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전력변환회로 기판의 단면도로, 벅컨 [0033]
버터, 부스트컨버터와 같은 전력변환회로를 위한 회로기판을 본 발명의 세라믹 적층형 패키징 기술을 적용하여 세라믹 기판으로 제작한 것을 나타낸다. 세라믹 기판(110) 위에 회로패턴(150)을 형성하고 전기 소자(120)를 실 장하여, 입력 포트(130)로 전력을 인가받아 원하는 전압, 전류로 출력 포트(140)를 통해 출력할 수 있는 전력변 환기를 구성할 수 있다. 여기서 전기 소자(120) 자체도 본 발명의 세라믹 적층형 반도체 패키지 기술을 이용하 여 제작될 수 있음은 당연하다.
이러한 회로기판의 재료와 제조 방법은 세라믹 적층형 반도체 패키지와 동일한 재료 및 제작 방법을 사용할 수 [0034]
있다. 즉, 세라믹 적층형 반도체 패키지와 동일한 제작방법으로 세라믹 기판(110) 내부에 캐비티를 형성하고, Screen printing 방식으로 금속 회로패턴(150)을 형성하고, 입력포트(130), 출력포트(140), 및 세라믹 적층형 반도체 패키지를 사용한 수동/능동소자(120)를 형성하여 이들을 전기적으로 연결해서 도 10의 전력변환기와 같 은 세라믹 기판(110)을 제작할 수 있다. 본 발명의 세라믹 적층형 반도체 패키징 기술을 전기 소자뿐 아니라 회 로기판에도 적용함으로써 전체 전력변환기의 부피를 감소시켜 전력밀도를 증가시킬 수 있고, 덴드라이트의 발생 을 방지할 수 있다.
지금까지 본 발명의 바람직한 실시예를 통하여 본 발명을 상세히 설명하였으나, 본 발명이 속하는 기술분야의 [0035]
통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 명세서에 개시된 내용과는 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모 든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 또한 본 발명의 보호범위는 상기 상세한 설명 보다는 후술한 특허청구범위에 의하여 정해지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태는 본 발명의 기술적 범위에 포함되는 것으로 해석되어야 한다.
