A GaAs MMIC Multi-Function Chip with a Digital Serial-to-Parallel Converter for an X-band Active Phased Array Radar System

DOI : 10.5515/KJKIEES.2011.22.6.613

「본 연구는 방송통신위원회의 방송통신기술개발사업의 일환으로 수행하였음[10911-01401, 통해기 위성 Ka 대역 통신탑재체 우주인 증 및 실용화 검증기술 개발].」

한국전자통신연구원(Electronics and Telecommunication Research Institute(ETRI))

․논 문 번 호 : 20110218-017

․교 신 저 자 : 정진철(e-mail : [email protected])

․수정완료일자: 2011년 5월 30일

X-대역 능동 위상 배열 레이더 시스템용 디지털 직병렬 변환기를 포함한 GaAs MMIC 다기능 칩

A GaAs MMIC Multi-Function Chip with a Digital Serial-to-Parallel Converter for an X-band Active Phased Array Radar System

정진철․신동환․주인권․염인복

Jin-Cheol Jeong․Dong-Hwan Shin․In-Kwon Ju․In-Bok Yom 요 약

본 논문에서는X-대역 능동 위상 배열 레이더 시스템용 MMIC 다기능 칩을 0.5 μm p-HEMT 상용 공정을

이용하여 개발하였다. 설계된 다기능 칩에는 제어 신호 선로수를 최소화하기 위해 디지털 직병렬 변환기를 포함 하고 있다. 다기능 칩은 6-비트 디지털 위상 천이 기능, 6-비트 디지털 감쇠 기능, 송/수신 모드 선택 기능, 신호 증폭 기능 등의 다양한 기능을 제공한다. 24 mm²(6 mm×4 mm) 칩 크기의 비교적 소형으로 제작된 MMIC 다기능 칩은8.5～10.5 GHz에서 24/15 dB의 송/수신 이득 특성과 21 dBm의 P1dB 특성을 보였다. 그리고 6-비트, 64 상태 에 대해 위상 천이 특성과 감쇠 특성의 측정 결과, 동작 주파수에서 7°의 RMS 위상 오차와 0.3 dB의 RMS 감쇠 오차를 보였다.

Abstract

An MMIC multi-function chip for an X-band active phased array radar system has been designed and fabricated using a 0.5 μm GaAs p-HEMT commercial process. A digital serial-to-parallel converter is included in this chip in order to reduce the number of the control interface. The multi-function chip provides several functions: 6-bit phase shifting, 6-bit attenuation, transmit/receive switching, and signal amplification. The fabricated multi-function chip with a relative compact size of 24 mm²(6 mm×4 mm) exhibits a transmit/receive gain of 24/15 dB and a P1dB of 21 dBm from 8.5 GHz to 10.5 GHz. The RMS errors for the 64 states of the 6-bit phase shift and attenuation were measured to 7° and 0.3 dB, respectively over the frequency.

Key words : Multi-Function Chip(MFC), X-Band, GaAs Microwave Monolithic Integrated Chip(MMIC), Transmit/

Receive(T/R) Module, Serial-to-Parallel Converter(SPC)

Ⅰ. 서 론

현재의 능동 위상 배열 레이더 시스템들은 수많 은 안테나 소자들로 구성되어 있다. 이러한 안테나 소자들에는 각자 하나씩의 송/수신(T/R) 모듈을 포

함한다. 그래서 능동 위상 배열 레이더 시스템이 가 격적인 경쟁력을 갖추기 위해서는T/R 모듈의 가격 을 줄이는 것이 필수적이다^[1]. 일반적으로T/R 모듈 의 가격은 주로 모듈 내에 조립되는 MMIC의 개수 에 의해 결정된다. 칩 개수를 줄일 경우, 칩 자체의

가격뿐만 아니라T/R 모듈의 조립에 대한 비용도 줄 일 수 있으며, T/R 모듈의 크기 또한, 줄일 수 있다는 장점들을 가진다. 이러한 이유로 여러 기능의MMIC 들을 하나의 칩으로 집적화하는 연구가 이루어져 왔 으며, 이러한 칩을 다기능 칩이라 불려진다. 다기능 칩은 위상 천이, 감쇠, 증폭, 송/수신 모드 선택 등의 여러RF 기능을 하나의 칩으로 구현한 것으로 주로 GaAs 공정을 이용하여 개발되어 왔다^[2]～[4]. 최근 들 어 디지털 회로의 집적화에 장점을 가지는BiCMOS 공정을 이용한 논문들도 등장하고 있다^[5],[6]. 하지만 RF 성능 면에서BiCMOS 공정의 다기능 칩은GaAs 공정의 칩을 따라 갈 수가 없으며, 현재 대부분의 T/R 모듈에서는 GaAs 칩을 사용하고 있다.

다기능 칩 내의 다양한 기능의RF 회로를 제어하 기 위해서는 많은 수의 제어 선로가 필요하게 된다. 예를 들어6-비트 감쇠기, 6-비트 위상 천이기, 송/수 신 모드 선택 등을 위해서 제어 선로는 총26개가 필 요하게 된다. 이렇게 많은 수의 제어 선로는T/R 모 듈을 구현할 때 모듈의 크기를 커지게 하고, 외부 제 어부의 부담을 증가시키는 요인이 된다. 이러한 문 제를 해결하기 위해서 몇몇 논문에서 직렬 제어 신 호를 병렬 제어 신호로 바꿔 주는 디지털 직병렬 변 환기(SPC)를 칩 내에 구현하려는 시도가 있었다^[4]. 직병렬 변환기를 칩 내에 포함할 경우 제어 선로의 수가 바이어스 선로를 포함하여 앞서의26개에서6 개로 줄일 수 있다.

GaAs로 디지털 회로를 구현하는 데는 CMOS 공 정에 비해 많은 어려움이 있다. CMOS로 디지털 회 로를 구현할 경우, 회로가 간단하고 잡음 여유도(noi-

se margin)가 크고 전력 소모가 작다는 장점들을 가

진다. 그러나 GaAs로 디지털 회로를 구현할 경우, CMOS가 가지고 있는 모든 장점들이 장애 요인으로 작용하므로 구현에 어려움을 겪게 된다. 또한, GaAs 공정의 능동 소자들은 기본적으로 RF 회로 설계에 적합하도록 모델링이 되어 있으므로Transient 시뮬 레이션과 같은 디지털 회로 시뮬레이션에서 문제를 일으키는 경우가 종종 발생한다. 본 설계에서는 기

본HEMT 셀에 대해 디지털 회로 설계에 적합한 모

델로 모델링을 수행한 후, 이 모델을 이용해서 디지 털 회로를 설계하였다.

본 논문에서는 8.5～10.5 GHz에서 동작하는 0.5

그림 1. MMIC 다기능 칩의 내부 구성도

Fig. 1. Block diagram of the MMIC multi-function chip.

μm GaAs p-HEMT 상용 공정을 이용한MMIC 다기 능 칩을 제시하고자 한다. 칩 내에 포함된 직병렬 변 환기, 송/수신 스위치, 광대역 증폭기, 6-비트 위상

천이기, 6-비트 디지털 감쇠기 등의 설계에 대해 기

술하고 전체 다기능 칩에 대한 측정 결과를 제시하 고자 한다.

Ⅱ. MMIC 다기능 칩 설계

MMIC 다기능 칩은 그림1과 같은 구성을 가지고

있다. 송신과 수신 모드를 결정할 스위치가 입력 단 에 위치한다. 공통(Comm) 포트는 수신 동작일 경우, 출력 포트가 되며, 송신 동작일 경우, 입력 포트가 된다. 스위치 이후 잡음 지수와 전력 특성 향상을 위 해 두 단의 증폭기가 배치되고, 위상 천이 기능의6- 비트 위상 천이기와 이득 레벨 조정을 위한 6-비트 감쇠기가 배치된다. 위상 천이기와 감쇠기 사이에는 잡음 지수와 전력 특성 향상을 위해 한 단의 증폭기 가 배치된다. 감쇠기 이후에는 수신 모드에서의 전 력 특성 향상을 위해 두 단의 증폭기가 배치되고 스 위치 이후 송신 모드의 전력 특성 향상을 위해 한 단 의 증폭기가 배치된다. 직병렬 변환기는 송/수신 스 위치와 위상 천이기와 감쇠기의 제어 신호를 공급하 는 역할을 하게 된다. 그림 1에 각 구성 블록의 RF 특성과 소신호 입력에 대한DC 전력 소모를 표시하 였다. 외부 바이어스로는 증폭기용으로+5 V와 직병 렬 변환기용으로 —3.6 V가 공급된다.

MMIC 설계는 대만 WIN-Semiconductors사의 0.5 μm p-HEMT(PD50-01) 공정을 이용하였다^[7].

2-1 디지털 직병렬 변환기 설계

그림2는 직병렬 변환기의 구성도를 보이고 있다. 입력으로 들어오는 직렬 데이터(DATA)는D-플립플 롭(DFF)의 클럭(CLK) 신호에 의해 다음DFF로 이동 하게 된다. CLK 신호에 따라 하나씩 이동된24개의 직렬 데이터가 모두 각 DFF에 배치되었을 때 로드

(LD) 신호가 보내지고 LD에 의해 24개의 데이터는

12개의 멀티플렉서(MUX)로 보내진다. 각 MUX에 입력된 두 신호 중 하나가 실렉트(SEL) 신호에 의해 선택되어서6-비트의 위상 천이기와 감쇠기를 제어 하게 된다. SEL 신호는 직렬 데이터 중 짝수 번째 혹 은 홀수 번째 신호를 선택하게 되고, 이는 송신(홀수 번째 신호)과 수신(짝수 번째 신호) 모드에서의 제어 신호를 제공한다. 직병렬 변환기는SEL 신호와는 별 개로 송/수신 스위치 제어를 위해TR 신호를 제공한

다. SEL 신호로 송/수신 스위치를 제어할 수도 있지

만 위상 천이기와 감쇠기의 제어와 송/수신 스위치 의 제어 사이에 시간 지연을 둘 필요가 있기 때문에 TR 신호를 따로 배치한다.

GaAs 기반 직병렬 변환기는CMOS 회로와는 달

리TTL(Transistor-Transistor Logic) to DCFL(Direct Cou- pled FET logic) 회로, 출력 구동 회로(output driver),

그림 2. 직병렬 변환기의 구성도

Fig. 2. Block diagram of the serial-to-parallel converter.

전압 변환 회로(voltage converter) 등의 추가적인 회 로가 필요하다. TTL to DCFL 회로는1과0을 나타내 는 전압 레벨인5 V와0 V의TTL 신호를0 V와 —1.2

V의 DCFL 신호로 변환시키는 회로이며, 다이오드

와 저항 등으로 구성된다^[8]. 이 회로는CLK, DATA, LD, SEL, TR 신호 등 모든 직병렬 변환기의 입력 포 트에 위치하여TTL 입력 신호를DCFL 신호로 변환 시켜는 역할을 하게 된다. 출력 구동 회로는1과0을 나타내는DCFL의 전압 레벨인0 V와 —1.2 V를 위 상 천이기, 감쇠기, 송/수신 스위치의 확실한 제어를 위해서 전압 레벨을0 V와 —3.6 V로 변환시켜 주는 역할 수행하고 또한, 감쇠기 등에 사용되는FET 들 의 크기에 상관없이 제어가 가능하도록 하는 구동 능력을 제공한다. 출력 구동 회로는 전압 레벨 변환 을 위한 저항들과30 μm 게이트 폭(gate width)의 비 교적 큰FET 들로 구성된다. 출력 구동 회로용 바이 어스는 —3.6 V이고, 나머지 디지털 회로들은 모두

—1.2 V의 바이어스를 사용한다. 그래서 하나의 외

부 입력 바이어스인 —3.6 V를 —1.2 V로 바꾸어 주 는 회로가 필요하며, 이를 그림 2의 전압 변환 회로 가 수행한다. 이 회로는 다이오드와 저항으로 구성 된다^[8].

DFF는 다섯 개의2-포트 NOR 게이트와 한 개의 3-포트NOR 게이트로 구성되어 있다. MUX는 세 개 의2-포트NOR 게이트와 한 개의 인버터로 구성되 어 있다.

WIN 공정에서는D-HEMT(Depletion-mode HEMT) 와 E-HEMT(Enhancement-mode HEMT)를 제공한다

[7]. 디지털 회로에서는 회로 구성이 용이한 점 때문 에 일반적으로 D-HEMT보다는 E-HEMT를 많이 사 용하고 있으며^[8], 본 설계에서도 E-HEMT를 사용하 여 직병렬 변환기를 설계하였다.

직병렬 변환기 회로는 구 백 여개의FET들로 구 성된다. 따라서 칩 크기와 전력 소모를 최소화 하기 위해서는 기본 FET 셀의 크기를 최소화 하여야 한 다. WIN 공정에서는 최소 크기의 기본 FET 셀로5 μm 게이트 폭의GaAs HEMT를 제공한다^[7]. 하지만 제공된 HEMT의 모델은 RF 회로 설계에 적합한 EE-HEMT 모델이다. 이 모델은 간단한 회로의Tran-

sient 시뮬레이션은 가능하지만 직병렬 변환기와 같

이 복잡한 회로의 Transient 시뮬레이션에서는 수렴

(a) Vout/Vin 변환 커브 (a) Vout/Vin transfer curve

(b) Transient 성능 (b) Transient performance

그림 3. HEMT 셀 모델링 결과(게이트 폭 5 μm인 HEMT의 EE-HEMT 모델과 모델링된 TOM 모델을 이용한 인버터 회로 성능)

Fig. 3. Modeling results for the 5 μm HEMT cell(De- sign result of two inverters using an EE-HEMT model and a TOM model of 5 μm HEMT).

에러(convergence error)가 발생하게 된다. 이러한 문 제를 해결하기 위해Transient 시뮬레이션에 적합한 모델인TOM(Triquint Own Model) 모델로 커브 핏팅 (curve fitting)을 이용한 모델링을 수행하였다.

그림 4. SPDT 스위치 회로도 Fig. 4. Circuit diagram of the SPDT.

모델링의 결과를 보기 위해서 두 모델을 이용하 여 인버터 회로를 설계하였다. 인버터 회로는DCFL 회로 중 가장 간단한 구조인E/R 인버터를 사용하였 다^[8]. E/R 인버터는 공통 소스(common source) HE- MT에서 게이트를 입력으로 하고 드레인을 출력으 로 하면서 저항을 부하로 사용하는 구조이다.

그림 3은EE-HEMT 모델과 모델링된TOM 모델

을 이용하여 설계된 인버터 회로에 대한vin-vout 변 환 커브와Transient 결과를 나타내고 있다. 거의 유 사한 특성을 보이므로TOM 모델을EE-HEMT 모델 을 대신하여 사용할 수 있음을 알 수 있다. 직병렬 변환기의 모든 회로는 모델링된 TOM 모델을 이용 하여 설계하였다.

2-2 송/수신 스위치 설계

그림1의5-포트 송/수신 스위치는 두 개의SPDT (Single Pole Double Throw) 스위치를 병렬로 연결하 여 구성한다. 기본 3-포트 SPDT의 구성도를 그림4 에 나타내었다. 직렬 방향과 병렬 방향에 네 개의 스 위치 소자와 여섯 개의 소자가 각각 배치된 것으로 서 일반적으로 알려진 직렬/병렬(series/shunt) 회로이 다^[10]. 직렬로 배치된 소자는 회로의 스위칭 동작을 일으키며, 병렬로 배치된 소자는 포트 간 격리도(iso-

lation) 특성을 개선시키는 역할을 하게 된다. 사용된

스위치용HEMT는 게이트 폭을 적절히 선택하여 삽 입 손실과 격리도 특성을 최적화 하였다. 일반적으 로 큰 게이트 폭을 가진 HEMT의 경우, 삽입 손실 특성은 우수하지만, 오프 시 격리도 특성이 떨어진 다는 특성이 있다.

WIN 공정에서 제공하는 스위치용 소자는 단일

게이트(single gate) HEMT이며, 단위 게이트 당 125 μm의 게이트 폭을 가지면서finger 수가2, 4, 8, 16 로 한정되어 있다^[7]. 그들 중, 삽입 손실과 격리도의 최적화 시뮬레이션을 통해 4-finger(4f125) HEMT를 직렬 소자로, 8-finger(8f125) HEMT를 병렬 소자로 선정하였다. 안정된 제어 전압(VC1, VC2)의 공급과

HEMT 소자의 보호를 위해 제어 전압의 입력인 각

소자의 게이트에3 kohm의 저항(R1)을 연결하였다. P1과P2 포트에 병렬로 연결된4f125 HEMT와R2 저 항은 반사 손실 특성을 개선시키기 위해 배치하였 다. 각 포트에 연결된 인덕터(L1, L2)는 각 포트 별 입출력 정합 특성을 개선시키는 역할을 한다. 각HE- MT 소자 사이에 연결된 인덕터(L3와L4)는 인터스 테이지(inter-stage) 정합을 위해 사용된다.

2-3 증폭기 설계

WIN 공정에서 제공하는 0.5 μm p-HEMT는 큰 게이트 길이(gate length)로 인해 X-대역에서 주파수 가 증가함에 따라 이득 특성과 전력 특성이 급속히 떨어짐을 확인할 수 있다. 따라서 다기능 칩에 사용 되는 증폭기는 높은 주파수에서 떨어지는 이득과 전 력 특성을 보상하여 광대역 특성을 나타내도록 해야 한다. 본 설계에서는 주어진WIN 공정의 라이브러 리에서 가장 큰 전력 특성이 나오도록 설계하였으며

8～12 GHz의 전체X-대역을 포함하는 광대역 이득

특성이 되도록 설계하였다. 앞서 언급한 송수신 스 위치와 다음 절에서 언급할 디지털 위상 천이기와 감쇠기의 특성을 보면 주파수가 증가하면서 삽입 손 실이 증가함을 확인할 수 있다. 이를 보상하기 위해 주파수에 따라 이득이 약간씩 증가하도록 증폭기를 설계하였다.

WIN 공정에서 제공하는 D-HEMT와 E-HEMT에 대해 레이아웃 형태별로MS(Micro-strip) 타입과CPW (Co-Planar-Waveguide) 타입으로 구분하여 총 네 가 지 형태의 능동 소자를 사용할 수 있다^[7]. 각각의 모 델과 측정 데이터를 분석한 결과, CPW 타입의 E- HEMT가 전력 특성이 가장 우수하며, 가장 효과적으 로 레이아웃을 할 수 있는 것으로 나타났다.

본 설계에서는 다기능 칩의 잡음 특성 개선과 전 력 효율 개선을 위해 비교적 작은 소자를 이용한 저

전력 증폭기와 전력 특성 개선을 위해 큰 소자를 이 용한 고출력 증폭기 등 두 종류의 증폭기를 설계하 였다. E-mode CPW 타입의4f150 p-HEMT를 이용하 여 저전력 증폭기를 설계하였고, 같은 타입의8f150 소자를 이용하여 고출력 증폭기를 설계하였다.

다기능 칩 내의 증폭기들은 여러 기능 블록의 중 간 중간에 배치되므로 이득 및 전력 특성의 버짓 설 계를 용이하게 하기 위해 비교적 작은 이득을 갖도 록 설계하여야 한다. 따라서 각 증폭기들은 이득이 작아지도록 한 단(single stage)으로 설계하였다.

그림5는 설계된 한 단 증폭기의 회로도를 보여주 고 있다. 한 단 증폭기의 설계는 일반적으로 입/출력 반사 손실 특성과 이득 평탄도 특성을 개선시키는데 어려움이 있으며, 안정도 개선 또한 힘든 것으로 알 려져 있다. 이를 해결하기 위해서 증폭기의 형태를 그림 5와 같은 RLC 병렬 궤환(shunt feedback) 구조 로 설계하였다. RF 회로 설계에 있어서 궤환 구조에 는 소스 단자와 접지 사이에 인덕터 성분을 추가하 는 직렬 궤환(series feedback) 구조와 드레인와 게이 트 단자를 인덕터와 커패시터와 저항 등으로 연결하 는 병렬 궤환 구조가 있다. 설계하고자 하는 증폭기 의 특성에 따라 두 종류의 궤환 구조를 적절히 사용 하게 된다. 본 설계에서는 반사 손실과 이득 평탄도 개선을 위해 병렬 궤환 구조를 채택하였다. 궤환 회 로를 통해 이득 레벨은 낮아지지만, 이득 및 반사 손 실의 광대역 특성을 얻을 수 있었다.

그림5의 바이어스 회로 구조는 온도 특성 및 공

그림 5. 한 단 증폭기의 회로도

Fig. 5. Circuit diagram of the single stage amplifier.

정 오차에 덜 민감한 구조로 알려져 있다^[9]. 바이어 스 회로는+5 V의 입력 전압을 받아서HEMT에 적 절한 게이트 바이어스인+0.5 V를 안정적으로 공급 해 주는 역할을 하게 된다.

출력 정합을 위해 커패시터(CO1, CO2)와 인덕터

(LO1)을 적절히 조정하여 저전력 증폭기에 대해서

는 이득 정합(gain matching)을 수행하였고, 고출력 증폭기에 대해서는 전력 정합(power matching)을 수 행하였다. 고출력 증폭기는 개별 칩으로 제작하여 그 특성을 측정하였다. 전력 정합을 통해 설계된 고 출력 증폭기의 측정 결과, 7 dB의 소신호 이득과22 dBm의P1dB 특성을 얻을 수 있었다. P1dB 출력에서

+5 V 드레인 전압에 대해 70 mA의 드레인 전류가

측정되었다. WIN 공정 사에서 받은8f150 HEMT의 load-Pull 측정 데이터를 보면 P1dB가22.5 dBm이었 다. 따라서 전력 정합을 통해 소자가 낼 수 있는 최 대 전력의 증폭기를 설계하였음을 알 수 있다. 저전 력 증폭의 설계에서는8 dB의 소신호 이득과6 dB의 잡음 지수의 결과를 보였다.

2-4 6-비트 위상 천이기 설계

위상 천이기는 정확한 위상 천이 특성이 요구되 며, 삽입 손실과 반사 손실이 최소화되면서 광대역 특성을 가져야 한다.

여섯 개의 위상 천이기로 구성된6-비트 위상 천 이기를 세 가지의 기본 구조를 이용하여 설계하였 다. 그림6은 세 가지 형태의 기본 구조에 대한 회로 도를 보이고 있다.

5.6°와11.2° 위상 천이기는 비교적 작은 위상 천

이 값을 만들어 주는 것으로서 스위치 필터 구조^[11]

를 이용하여 설계하였다. 이러한 구조는 작은 칩 면 적과 작은 삽입 손실이 장점으로 알려져 있다. 그림 6(a)는 스위치 필터 구조를 가진 위상 천이기의 회로 도를 보이고 있다. VC를 —3.6 V로 가하여 두 스위 치가 모두 오프(off) 되면 그 회로는 직렬 인덕터(L1) 의 구조가 되어 저역 통과(low pass) 회로가 된다. VC 를0 V로 인가하여 두 스위치가 모두 온(on)이 되면 그 회로는 인덕턴스 성분들(L1, L2)로 인해 병렬 인 덕터 구조가 되어 고역 통과(high pass) 회로로 동작 한다. 기준 상태일 때는 두 스위치가 온이 되고, 위상

(a) 스위치 필터 구조(5.6°, 11.2°) (a) Switched filter topology(5.6°, 11.2°)

(b) All-pass/high-pass 구조(22.5°, 45°) (b) All-pass/high-pass topology(22.5°, 45°)

(c) High-pass/low-pass 구조(90°, 180°) (c) High-pass/low-pass topology(90°, 180°) 그림 6. 6-비트 위상 천이기 설계에 사용된 세 가지

형태의 위상 천이기 구조

Fig. 6. Three types of phase shifter used at the design of the 6-bit phase shifter.

천이 상태일 때는 두 스위치가 오프가 된다. 다른 구 조의 위상 천이기에 비해 한 개의 제어선으로 위상 천이 상태를 변경할 수 있는 장점이 있다.

22.5°와45° 위상 천이기는All-Pass/High-Pass 구조

[12]를 이용하여 설계하였으며, 그림6(b)에 그 구조를 나타내었다. 기준 위상 상태에서는 스위치Q1은 온 이 되고, 스위치Q2는 오프가 된다. 인덕터L2는Q2 가 오프 상태일 때(기준 상태)의 등가 커패시턴스 값 과 함께 설계 주파수에서 병렬 공진을 일으키는 값 으로 설정하였다. 이 경우, Q2는 기생 커패시턴스가 제거되어 보다 더 이상적인 오프 특성을 얻을 수 있 다. 직렬 인덕터 L1의 리액턴스 값이 스위치 Q1의 온 상태 저항 값보다 크다면, 기준 상태에서 등가 회 로는 스위치Q1의 온 상태 저항으로 표현될 수 있을 것이다. 온 상태 저항은Q1의 크기에 의해 주로 결 정되며, 이는 삽입 손실 특성에 영향을 주게 된다. 이때를 기준 상태로 정의하고 등가적으로0°로 규정 한다. 위상 천이 상태를 만들기 위해선Q1을 오프시 키고, Q2는 온 시킨다.

90° 위상 천이기 설계에는high-pass/low-pass 구조

[13]를 이용하였으며, 그림 6(c)에 그 구조를 나타냈 다. 이 구조는 두 경로의 앞과 뒤에Q1～Q8로 구성

된SPDT 스위치가 있어서 두 경로 중 한 경로를 선

택하게 한다. 한 쪽 경로는 고역 통과(high pass), 다 른 한 쪽은 저역 통과(low pass) 구조의 회로를 가지 며, 두 경로의 위상차에 의해 위상 천이기가 동작하 게 된다. 이 구조는 두 개의SPDT 스위치와 여파기 구조가 포함되어 있어서 칩 면적이 커진다는 점과 삽입 손실이 증가한다는 단점을 가진다. 하지만 주 파수에 대한 위상 오차가 줄어들어 주파수 특성이 우수하다는 장점을 가진다.

180° 위상 천이기는90° 위상 천이기 두 개를 직

렬로 연결하여 구성하였다. 2-5 6-비트 감쇠기 설계

여섯 개의 감쇠기로 구성된 6-비트 감쇠기를 두 가지 기본 구조를 이용하여 설계하였으며, 각 구조 에 대한 회로도를 그림7에 나타내었다.

0.5 dB, 1 dB, 2 dB, 4 dB 등의 비교적 작은 감쇠 값을 가지는 감쇠기들은Switched-T 구조^[14]를 이용 하여 설계하였으며, 그 구조를 그림7(a)에 나타내었 다. Switched-T 감쇠기는 작은 수의 소자로 구성되어 있어 칩 면적이 작고 삽입 손실이 작으며, 입출력 정 합이 용이하다는 장점을 가진다. 그림 7(a)의 직렬

(a) Switched-T 구조(0.5, 1, 2, 4 dB) (a) Switched-T topology(0.5, 1, 2, 4 dB)

(b) Switch-path 구조(8, 16 dB) (b) Switch-path topology(8, 16 dB)

그림 7. 6-비트 감쇠기 설계에 사용된 두 가지 형태 의 감쇠기 구조

Fig. 7. Two types of attenuator used at the design of the 6-bit attenuator.

스위치Q1이 온 되고 병렬 스위치Q2가 오프 되면, 감쇠기는 기준 상태의 삽입 손실을 가진다. 반대로, 직렬 스위치가 오프 되고 병렬 스위치가 온 되면, 감 쇠기는 감쇠 상태의 삽입 손실을 가진다. 직렬과 병 렬에 사용된 저항(R1, R2) 값을 적절히 조절하면 입 출력 정합이 되면서 원하는 감쇠량을 얻을 수 있다. 그림 7(b)는 8 dB와 16 dB 감쇠기를 위한 Swit- ched-path 구조^[15]를 나타낸다. Switched-path 감쇠기 는 두 개의 경로를 만들고, 한 쪽 경로에 감쇠량을 결정하는 저항(R1, R2)를 배치한 형태를 가진다. 두 경로 중 하나를 결정하기 위해 네 개의 소자(Q1～ Q4)로 구성된 SPDT 스위치가 사용된다. Switched-

path 감쇠기는 대칭적 구조를 가지고 있으므로, 공정

변수의 변동에 덜 민감하고 온도 변화에 따른 성능

변화가 작다는 장점을 가진다. 인턱터 L1은HEMT 의 기생 커패시턴스를 공진시켜 제거하기 위해 삽입 되었다. 기생 커패시턴스가 제거됨으로써 스위칭 소 자는 좀 더 이상적인 오프 특성을 나타낼 수 있다. 두 개의 저항(R1, R2) 값을 적절히 조절하면 원하는 감쇠량과 정확한 입출력 정합을 얻을 수 있다. 그러

나 Switched-path 구조에서는 직렬로 연결된 두 개

SPDT 스위치의 삽입 손실이 통과 경로의 손실에 더

해짐으로 감쇠기의 삽입 손실이 증가한다는 단점을

가진다. 하지만8 dB 이상의 큰 감쇠량이 필요한 감

쇠기에서는 입출력 정합이 용이하고, 주파수 특성이 우수하다는 장점 때문에 본 설계에서 그 구조를 사 용하였다.

Ⅲ. MMIC 다기능 칩 제작 및 시험

그림8(b)의 측정용 지그 사진에서 볼 수 있듯이, 디지털 회로의 전원 선로와 직병렬 변환기의 입력 신호인CLK, DATA, LD, SEL, T/R_SW 용 선로가 외 부 보드에 구현되어 칩과 연결된다. 일반적으로Pro-

(a) MMIC 다기능 칩 사진

(a) Photograph of the multi-function chip

(b) Probe 용 시험 지그 사진 (b) Photograph of the test Jig

그림 8. 크기 6×4 mm²로 제작된 MMIC 다기능 칩의

사진과 Probe 측정을 위한 측정 지그 사진

Fig. 8. Photograph of the fabricated MMIC multi-func- tion chip with a size of 6×4 mm² and the test jig for a probe test.

be 측정을 위해서는 모든 부품들이MMIC보다 낮게 위치해야만 한다. 사진에서와 같이 외부 보드와 칩 커패시터들이MMIC보다 낮게 위치하도록 측정 지 그를 제작하였다.

소신호 특성 측정 시, RF 증폭기에 대한DC 바이 어스는VG=VD=+5 V로 설정하였으며, 이때250 mA 의 드레인 전류와4 mA의 게이트 전류가 측정되었 다. 직병렬 변환기용 바이어스는 —3.6 V 입력 전압

에 대해130 mA의 전류가 측정되어 디지털 회로로

는 비교적 큰 전력이 소모되었다. 그 중 약80 mA가 24개의 출력 구동 증폭기로 들어갔다. 설계에서는 각 출력 구동 증폭기에1 mA 정도의 전류가 흐르는 것 으로 되어 있으나, 실제에서는 설계에 비해 약3배

그림 9. 송/수신 이득 및 반사 손실의 주파수 특성 측정 결과

Fig. 9. Test results of the frequency response for the Tx/Rx gain and the return loss.

정도의 전류가 더 들어갔으며, 이는 모델링된30 μ m HEMT(6개의5 μm 기본HEMT 셀 모델을 병렬 로 연결하여 사용)에 대한DC 특성의 부정확성 때문 으로 분석된다.

그림 9는 제작된 다기능 칩에 대한 이득과 반사 손실 측정 결과이다. 이득과 반사 손실은 송신 모드 와 수신 모드에 대해 각각 측정하였다. 공통(Comm) 포트에 대한 반사 손실은 송신 모드와 수신 모드에 서 거의 비슷한 특성을 보였다. 이득과 반사 손실 측 정 결과, 8～12 GHz의 광대역에서 송신 이득24 dB 와 수신 이득15 dB의 결과를 얻었다. 이득 평탄도는 전 대역에서5 dB 이내의 비교적 평탄한 특성을 보 였다. 반사 손실은 전 대역에서 —12 dB 이하의 결과 를 보였다.

그림10은 다기능 칩이 송신 모드로 동작할 때의

P1dB 측정 결과이다. 위상 천이기와 감쇠기는 기준

상태로 설정하였다. 기준 상태란 모든 비트의 제어 를0으로 설정한 것으로서 위상 천이기에 대해서는 0°의 위상 천이 상태를 말하며, 감쇠기에 대해서는0 dB의 감쇠 상태를 말한다. P1dB 특성은 주파수에 대 해 비슷한 결과를 보였으며, 9.5 GHz에서 P1dB가 21 dBm임을 그림10에서 알 수 있다. 앞서 언급한

8f150 HEMT를 사용한 한 단 증폭기의 측정 결과에

비해 약1 dB 열화된 특성이며, 이는 최종 증폭기의

앞단에 있는 스위치와 감쇠기의 손실 특성에 의한 영향으로 분석된다.

그림 10. P1dB 측정 결과(송신 모드) Fig. 10. Test result of P1dB(Tx mode).

그림 11. 잡음 지수 측정 결과(수신 모드) Fig. 11. Test result of noise figure(Rx mode).

그림11은 다기능 칩이 수신 모드로 동작할 때의 잡음 지수 측정 결과이다. P1dB와 마찬가지로 위상 천이기와 감쇠기는 기준 상태로 설정하였다. 잡음 지수는 10.5 GHz에서10.4 dB의 결과를 보였다. 비 교적 큰 잡음 지수를 갖는 원인은 T/R 스위치의 잡 음 지수(2 dB)와 증폭기의 잡음 지수(6 dB)와 위상 천이기와 감쇠기에 의한 영향(2 dB)에 의한 것으로 분석된다. T/R 모듈이 수신 모드로 동작할 때T/R 모 듈 내에는 높은 이득을 가진 저잡음 증폭기 칩이 다 기능 칩의 앞단에 배치되므로 다기능 칩의 잡음 지 수가 T/R 모듈의 잡음 지수에 큰 영향을 주지 않는 것으로 알려져 있다.

그림12와 그림13은6-비트 위상 천이기의64 상 태와 6-비트 감쇠기의 64 상태에 대한 측정 결과이 다. 8.5～10.5 GHz의 대역에서 매우 평탄한 특성을 보이고 있다.

그림 12. 6-비트 64 상태의 위상 천이 측정 결과 Fig. 12. Test result of the 6-bit, 64 states of the pha-

se shifter.

그림 13. 6-비트 64 상태의 감쇠 특성 측정 결과 Fig. 13. Test result of the 6-bit, 64 states of the atte-

nuator.

그림14는6-비트 위상 천이기와 감쇠기의 동작에 대한 측정 결과를 바탕으로 계산된RMS 오차(Root- Mean-Square Error)를 보여주고 있다. RMS 오차는64 개의 각 상태에 대해 이상적인 값에서 벗어난 정도 를 보여주는 것으로서 64개의 벗어난 정도를 각각 제곱해서 더한 후64로 나눠준 값에 대해 제곱근을 취한 것이다. 주파수에 따라 차이가 있지만 대략적 으로 위상의RMS 오차는7°로 계산되었으며, 감쇠기 의RMS 오차는0.3 dB로 계산되었다. 비교적 큰 위 상의RMS 오차는 주로180° 위상 천이기의 오차에 기인한 것이다. 5.625°～90°의 위상 천이기의 오차는 2° 이내이었지만, 180°의 오차는 —12°로 큰 값을 가

그림 14. 6-비트 위상 천이와 6-비트 감쇠기에 대한

RMS 오차 측정 결과

Fig. 14. Test result of RMS error of the 6-bit Phase and Attenuation controls.

졌다. 따라서 180° 이상의 값을 설정할 때 두 번째

비트인11.25°를 함께 사용하면 오차가 보정이 될 수

있다. 이 경우 전체 위상의RMS 오차가2.4°로 감소 함을 확인하였다.

표1은 개발된MMIC 다기능 칩에 대한 측정 결 과와 기존 발표된X-대역 다기능 칩 성능을 비교 정 리한 표이다. 비교된 다기능 칩들은 대부분0.25 μm

이하의p-HEMT 공정을 사용하였다. 하지만 본 논문

은 저가의0.5 μm p-HEMT 공정을 사용하면서 비교 논문들과 비슷한RF 성능을 보임을 확인할 수 있다. 특히 P1dB는 가장 우수한 것으로 나타났다. 다기능

칩의P1dB 특성은T/R 모듈 구현에 있어서 매우 중

요한 파라메타이다. 다기능 칩의P1dB가 충분히 높

을 경우, T/R 모듈에서 HPA 구동을 위한 구동증폭

기를 사용하지 않을 수 있다. T/R 모듈 구성에 있어 서 칩 하나를 뺄 수 있다는 것은 서론에서도 언급하 였듯이T/R 모듈의 가격을 낮출 수 있는 중요한 요 소가 된다. 그리고 비교 논문들에 비해 칩 내에 직병 렬 변환기의 디지털 회로를 포함하고 있어서 입력 제어 선로 수를 줄일 수 있기 때문에 소형 경량의 T/R 모듈 구현이 가능할 것으로 보인다.

Ⅳ. 결 론

본 논문에서는X-대역 능동 위상 배열 레이더 시 스템용 MMIC 다기능 칩을 0.5 μm p-HEMT 상용 공정을 이용하여 개발하였다. MMIC 다기능 칩은 디 지털 직병렬 변환기를 포함하며, 6-비트 디지털 위상

표 1. MMIC 다기능 칩의 특성 정리 및 기존 문헌과의 비교 Table 1. Performances summary and comparison with other works.

항목 본 논문 참고문헌[2] 참고문헌[3] 참고문헌[4]

주파수 범위(GHz) 8.5～10.5 8.5～10.5 8～11 9～12

송신 이득(dB) 24 27 21 5

수신 이득(dB) 15 27 10 4

송신 입력 VSWR 1.8:1 - - 1.6:1

송신 출력 VSWR 1.3:1 - - 1.5:1

수신 입력 VSWR 1.6:1 1.5:1 1.5:1 2:1

수신 출력 VSWR 1.4:1 1.5:1 1.5:1 1.5:1

송신P1dB(dBm) 21 19 19 14

수신 잡음 지수(dB) 10.4 2.5 9 10

감쇠 범위(dB)(비트) 0～32(6 bit) 1～27(5 bit) 1～40(8 bit) 1～20(7 bit)

RMS 감쇠 오차(dB) 0.3 - 0.21 0.08

위상 천이 범위(°)(비트) 0～360(6 bit) 0～360(6 bit) 0～360(7 bit) 0～360(7 bit)

RMS 위상 오차(°) 7 4 4 1.5

전력 소모(W) 1.7 - - 0.6

SPC 유무 ○ × × ○

공정 기술 0.5 μm p-HEMT 0.25 μm p-HEMT 0.2 μm p-HEMT 0.2 μm p-HEMT

칩 크기(mm²) 4×6 4×5 4.3×3.3 4.2×4.4

천이 기능, 6-비트 디지털 감쇠 기능, 송/수신 모드 선택 기능 등을 제공한다. 24 mm²(6 mm×4 mm) 칩 크기로 제작된MMIC 다기능 칩의 측정 결과, 8.5～ 10.5 GHz 주파수에서24/15 dB의 송/수신 이득과21 dBm의P1dB 특성을 보였으며, 외부 제어에 의한64 상태의 위상 천이에 대해RMS 오차가7°, 64 상태의 이득 레벨에 대해 RMS 오차가 0.3 dB로 나타났다. 위상의 RMS 오차는 간단한 오차 보정을 통해2.4°

로 줄일 수 있었다.

개발된MMIC 다기능 칩은 능동 위상 배열 레이

더 시스템용T/R 모듈에 적용이 가능할 것으로 본다.

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정 진 철

1995년 2월: 영남대학교 전자공학 과(공학사)

1997년 2월: 광주과학기술원 정보 통신공학과(공학석사)

2009년 8월: 충남대학교 전파공학 과(공학박사)

1999년 3월～현재: 한국전자통신연 구원 선임연구원

[주 관심분야] RF 능동회로, MMIC 설계

신 동 환

1996년 8월: 충남대학교 전자공학 과(공학사)

1999년 2월: 충남대학교 전자공학 과 (공학석사)

1999년 4월～현재: 한국전자통신연 구원 선임연구원

[주 관심분야] 위성 통신 탑재체 시 스템, RF 능동회로, MMIC 설계

주 인 권

1994년 2월: 한국해양대학교 해사수 송과학과(공학사)

1998년 2월: 한국해양대학교 전자통 신공학과(공학석사)

2010년 8월: 충남대학교 전자전파정 보통신공학과(공학박사) 2000년 8월: 삼지전자㈜ 통신연구소 주임연구원

2000년 9월～현재: 한국전자통신연구원 무선 RF 탑재기술 연구팀 선임연구원

[주 관심분야] 위성 중계기, 위성 중계기 부품

염 인 복

1990년 2월: 한양대학교 전자공학 과(공학사)

2004년 2월: 충남대학교 전자공학 과(공학석사)

2007년 8월: 충남대학교 전자공학 과(공학박사)

1992년 9월～현재: 한국전자통신연 구원 위성․무선RF 기술연구팀 팀장

[주 관심분야] 위성통신중계기, MMIC 회로, 필터 설계