[신사업 소개] Dielectric 플라즈마 에처 및 고밀도 플라즈마 CVD 장비 개발

NEWS & INFORMATION FOR CHEMICAL ENGINEERS, Vol. 26, No. 1, 2008…23

Dielectric Etch 공정용 Dry Etcher

Plasma를 사용한 dry etching 기술은 반도체 pattern의 미세화와 더불어 기술개발이 이루어지는 대표적인 반도체 제조 공정이다. Etching되는 물질의 종류에 따라 poly, metal, oxide etch 등으로 크게 분 류되고 있으며, 각각의 공정 특성에 적합한 다양한 hardware 구성을 갖는 장비 및 plasma source가 사 용된다.

현재 oxide etch의 양산이나 연구단계에서 주로 사 용되는 plasma source type는 CCP(capacitive coupled plasma)방식이다. CCP source는 전극 구성 방식에 있어서 narrow gap, Si-cathode 등이 특징이 다. CCP source와 대조되는 ICP(inductively coupled plasma) source는 최근 수년 동안 oxide etch에 적용 하기 위한 많은 시도가 있었으나 높은 효율의 gas 해 리특성을 갖는 ICP source 특성으로 인하여 아직 성 공적인 결과를 보이지 못하고 있다. ICP source는 상 대적으로 높은 전자온도, 높은 process gap 등이 특징 인데, CxFy 계열의 fluorocarbon etch gas가 과도하 게 해리되어 많은 F-Radical을 생성하게 된다. 이 F- Radical로 인하여 PR etch율이 높아지며 따라서 높 은 PR 선택비가 필요한 oxide etch 공정에 적용하지 못하였다. 이러한 이유 외에 공정 재현성 저하, polymer control 문제 등 여러 가지 이유로 ICP type 의 source는 oxide etch에 적합하지 않은 것으로 여겨 지고 있다. 그러나 ICP source는 10mTorr이하의 낮 은 압력에서 plasma의 발생 및 유지가 가능한 장점이

있기 때문에 oxide etch에서 위의 문제를 극복하기 위 한 시도는 계속되고 있다.

CCP source는 구조적인 문제로 인하여 낮은 압력 에서의 공정이 불가하였으나 최근에는 plasma 발생 에 사용되는 RF 주파수를 VHF대까지 높여서 지속 적으로 공정 압력을 낮추는 동시에, 단점으로 여겨지 던 ICP에 비하여 상대적으로 낮은 plasma ion density를 높임으로써 지속적으로 oxide etch에 적용 되고 있다.

Oxide etching 기술, 특히 HARC(high aspect ratio contact)은 반도체 층간 절연물을 관통하여 전 기적인 통로를 확보하기 위한 hole을 가공하는 공정으 로서 공정 및 설비 기술은 dry etching 기술 중 기술 적인 난이도가 가장 높은 기술로 평가되고 있다. [그 림 1]은 65nm급 이하 device HARC 공정의 한 예이 며 직경 100nm 이하의 hole을 2um 이상의 깊이로 가

Dielectric

CVD

신 태 호

세메스(주), [email protected]

그림 1. HARC Process(Ashing 후 Cross Section).

24…NICE, 제26권 제1호, 2008

공해야 하는 aspect ratio(종횡비) 20 이상의 형상을 가공하는 어려운 기술이다.

65nm 이하 HARC etch 공정에서는 PR 선택비 issue 외에 [그림 2]에서와 같은 charging effect가 심 하게 발생될 수 있으며 이로 인하여 발생하는 profile 왜곡 문제를 반드시 해결해야 한다[그림 3].

Side wall bowing, bottom distortion 등은 그 대표 적인 예이며 그 외 micro-loading, striation 등도 극복 해야 할 문제점이다. 특히 bowing 현상은 hole 내부의 직경이 커지는 현상으로 pattern의 밀도가 높아질 수 록 hole 간격이 작아지므로 더욱 문제가 심각해진다.

따라서 엄격한 기준으로 관리되고 있으며 32nm급

device에서는 3nm/side 이하로 관리될 것으로 예상 한다.

SEMES dry etcher는 선폭 65nm 이하의 차세대 device에 적용되는 oxide etch공정에 대응하기 위하 여 개발되었으며, [그림 4]와 같은 기본적인 구성을 갖고 있다. CCP 방식의 전극 구성을 기본으로 하며, 상하부 전극에 최적으로 frequency tuning된 LF, HF, VHF의 RF source를 조합하여 HARC oxide etch 공정에서의 여러 문제점을 해결하였다. Micro charging 문제를 해결하고 더욱 정확한 etch profile을 얻기 위하여 기본적인 구성 외에 SEMES 고유의 특 화된 전자기적인 기술을 적용하여 공정 성능을 더욱 향상시키고 있으며 향후 32nm 이하의 device에서도 적용이 가능한 process kit 구성을 목표로 하고 있다.

System 측면에서 SEMES oxide etcher[그림 5]

는 HARC oxide etch공정의 낮은 생산성을 극복하고 효율적인 FAB 공간 활용을 위하여 hardware 구성 변경이 가능한 새로운 개념의 wafer transfer system 을 개발 적용하였다. Footprint가변이 가능하여 line의 필요 및 환경에 따라 process module을 3~6개까지 상황에 맞게 적용할 수 있게 하였으며, 기존 장비에서 부족하였던 maintenance 공간을 확보하였다. 이 신규 platform은 dry etcher 뿐 아니라 여러가지의 진공장 비에 적용될 예정이다.

신사업 소개

20KA Height 25KA Height

그림 3. Etch Profile 왜곡 현상–Bowing, Bottom Distortion.

Bectrons Ions

PR

Oxide V

 ( - )

그림 4. Basic Concept of SEMES Oxide Etcher.

NEWS & INFORMATION FOR CHEMICAL ENGINEERS, Vol. 26, No. 1, 2008…25

Dielectric 플라즈마 에처 및 고밀도 플라즈마 CVD 장비 개발

High Density Plasma CVD

지속적인 소자기술의 발전은 CVD 공정에서 보다 미세하고 높은 단차에 대한 gap-fill 능력과 낮은 금속 오염 농도, 막질의 높은 내구성, CMP 공정과의 정합 성 등을 필요로 하며, 이러한 요구 조건을 만족시키기 위해 최근 몇년 전부터 이용되고 있는 공정이 HDP CVD(high density plasma chemical vapor deposition) 공정이다. HDP CVD기술은 증착 중 etch가 동시에 발생한다는 점에서 기존의 평행 평판형 plasma CVD 기술과 크게 다르며, 이는 HDP CVD 특유의 낮은 공 정압력과 고주파 출력에 의해 가능하다.

HDP CVD의 성막 가스로는 SiH

와 O

, Ar, He, H

등이 이용되며, 챔버압력을 낮게 유지하기 위하여 turbo pump를 사용한다.

고밀도 plasma source로서 ECR(electron cyclotron resonance)기술, ICP(inductively coupled plasma) 등이 알려져 있으며 HDP CVD 공정에서는 이온균일 도, 조절의 용이함, 장비의 복잡성 등의 이유로 ICP 가 주로 사용되며, 평행 평판형 보다 10~100배의 높 은 이온 밀도를 발생시킴으로써 양호한 막질과 빠른 sputter rate를 얻을 수 있다. HDP CVD기술은 공정 중에 웨이퍼 기판에 RF Bias를 인가하므로, 성막에 더하여 sputtering이 동시 진행된다. 이러한 동시 공 정에 의해 높은 단차와 미세한 gap을 가지는 배선간 에 void 없는 gap-fill이 가능해진다.

그러나 Bias RF 인가시 기판에 급격한 온도 상승 이 발생하기 때문에 이로부터 웨이퍼를 보호하기 위 해 ESC(electro static chuck)를 이용하여 웨이퍼의 뒷면으로 Helium 등의 불활성 가스를 공급하여 기판 을 냉각한다.

Gap-Fill 메커니즘

HDP CVD gap-fill은 증착과 sputtering의 조합으 로써 얻어지며, 동시 진행되는 증착 대 sputtering 비 율을 최적화시켜야 void 없는 gap-fill을 완성할 수 있 다. 틈새의 상단부에서 증착되는 막의 sputtering은 trench의 너무 이른 봉쇄를 방지하고 hole이 너무 빠 르게 trapping되는 것을 방지하는데 도움을 준다. 그 러나 과도한 sputtering은 trench 구조 상단부 코너의 깍임 현상(clipping)과 trench 벽에서의 물질의 재증 착(cups)을 야기하거나 gap-fill 불량을 초래하기도 한다. 또한 gap-fill 능력은 막이 증착되는 방향에 의 존하기도 하는데 이상적인 경우, 막은 바닥에서 위로 성장하게 증착이 되고(bottom up fill), 측벽 성장은 최소화 되어야 한다.

일반적인 SiO

의 증착은 SiH

gas와 O

gas의 반응 에 의해 이루어진다.

SiH

+ 2O

SiO

+ 2H

O SiH

+ O

SiO

+ 2H

그림 5. SEMES Oxide Etcher.

그림 6. HDP CVD 장치의 개략도.

26…NICE, 제26권 제1호, 2008

신사업 소개

Sputtering은 공정에 따라 Ar이나 He 또는 수소를 추가하거나 증착에 사용되는 산소에 의해서 이루어 진다. 최근에는 90nm 이하의 소자에서 보다 나은 gap-fill 공정을 위해 NF

를 이용하여 in-situ 상태에 서 Dep(HDP)-Etch(Insitu NF

)-Dep(HDP) 등의 방법도 이용되고 있다[그림 8].

HDP CVD의 용도[그림 7]

1) STI(Shallow Trench Isolation)

STI는 sub-Si에서 trench를 형성하여 전기적인 isolation을 하는 방법이며, trench를 메우기 위한 방법 으로 HDP CVD 공정이 널리 이용되고 있다. 요구되 는 공정 특성은 막질의 치밀함, 낮은 오염도, 낮은 누 설 특성, gap-fill 능력 등이 요구되며 특히 gap-fill 능 력과 공정의 간소화, 막질의 견고함 등의 이유로 HDP CVD를 널리 사용하고 있다. 현재에는 gap-fill 능력 의 향상을 위하여 기존의 Ar 이외에 He이나 H

혹은 NF

등을 사용하며 이후 평탄화는 CMP 공정을 이용 한다.

2) ILD(Inter-Layer Dielectric) STI 공정과 같은 개념으로 HDP CVD 막을 증착한다.

그러나 ILD 공정의 경우 요 구되는 gap-fill 능력과 조건 이 STI 공정에 비하여 상대

적으로 용이한 편이다. Boron(B) 탈착이나 Sodium (Na) 등에 의한 오염으로부터 소자를 보호하기 위하 여 PSG(phosphorus doped silicate glass)와 USG의 적층 구조를 사용하는 경우도 있다. 다음 공정인 막 평탄화는 CMP 공정을 이용한다.

3) IMD(Inter-Metal Dielectric)

Gap-fill하는 방법은 위 STI/ILD 공정과 같다.

IMD 공정에서 HDP CVD 막 사용의 특이사항은 Al 등의 metal line으로 사용되므로 공정 온도가 400℃

이하로 조절되어야 하며 소자의 속도 향상을 위하여 HDP FSG(fluorine doped silicate glass)가 사용되기 도 한다.

4) Passivation Oxide

부식 환경에 대해 안정한 물질로 표면을 싸서 보호 하는 것을 passivation이라 한다. 즉 device에 영향을 미치는 외적 요인 제거 및 device 표면 또는 내부에 존 재하는 불안정성요인 제거하기 위한 막질에 사용한다.

SEMES HDP CVD의 장점

세메스에서 제작하는 HDP CVD장치는 200mm와 300mm wafer용 두 가지가 있으며 [그림 6]과 유사 한 기본 구조를 가지고 있다. System의 footprint 구 조를 효율적으로 설계하여 설치 공간의 제약을 탈피하 였다. 우수한 gap-fill 능력을 바탕으로 상기 4가지 공정 모두 적용가능하며 현재 양산 적용 중에 있다. 특히 4 배 이상의 cleaning 주기 실현을 통한 업계 최고의 높 은 생산성을 보장하며 이외에도 낮은 수준의 오염 및 defect 발생, 사용자에게 편리하게 설계된 software interface, 낮은 유지비용 등과 같은 특징들이 있다.

그림 7. HDP CVD 공정 사용 예.

그림 8. HDP CVD의 Depo/Etch/Depo의 증착 진행 모습.