A Study of CPLD Low Power Algorithm using Reduce Glitch Power Consumption

(1)

서론 .

Ⅰ

글리치 전력소모 감소를 이용한 CPLD 저전력 알고리즘 연구

허 화 라^*

Hur, Hwa Ra

Key Words : Low power, Glitch, CLB, CPLD

(2)

Ⅱ

글리치 모델 2.1

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매핑가능 클러스터 2.2

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(3)

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기존 알고리즘 2.3

2.3.1 상관관계에 의한 CLB구조의 CPLD저전력 기술 매핑 알고리즘

2.3.2 선택적 글리치 제거 방법을 이용한 저전력 통신 회로 설계

.

Ⅲ 글리치 전력소모 감소를 이용한 CPLD 저전력 알고리즘

매핑 가능 클러스터의 선정 3.1

(4)

매핑 가능 클러스터에 대한 글리치 제거 3.2.1

(5)

매핑 가능 클러스터 사이의 글리치 제거 3.2.2

실험 결과 .

Ⅳ

(6)

결론 .

Ⅴ

참고문헌

[15] [18] 제안한 알고리즘

FC power FC power FC power

(7)

논문접수일: 2009년 8월 4일 수 정 일: 2009년 8월 21일 게재확정일: 2009년 8월 30일

저자소개

▪ ▪

허 화 라 Hur, Hwa Ra

년 월

2001 8 부산대학교 전자공학과 공학박사 년 현재

2000 ~

송호대학 컴퓨터정보과 교수 관심분야 : 알고리즘 컴퓨터구조, E-mail : [email protected]