반도체 공학

반도체 공학

semiconductor devices

Part II. MOSFET ⁽¹⁾

목포해양대학교 이영철

e-mail : [email protected]

I. MOSFET 의 기초

▪ 1. 개 요

▪ 2. MOS 전기장 효과 트랜지스터의 동작

▪ 3. 단자 MOS 캐패시터

▪ 4. MOS 캐패시터에서의 전위차

▪ 5. 캐페시터의 전압 특성

▪ 6. MOSFET 기본 동작

▪ 7. 소신호 등가회로와 주파수 제한 요인

II. MOSFET의 스케일링(Scaling) 및 문턱전압 변조

▪ 8. 개 요

▪ 9. MOSFET 스케일링

▪ 10. 비이상적인 효과들

▪ 11. 문턱전압변조

▪ 12. MOSFET 의 추가적인 전기적 특성 III. 소자제작 기술 및 3D Tr 소개

Part II. MOSFET

- Chapter 6 & 7 -

6.0 Preview

▪ 1 MOSFET의 구조 이해 및 정성적인 동작원리

▪ 2 에너지 밴드 모식도와 전하분포도들을 통한 2단자 MOS 캐패시터 특성 설명

▪ 3 일함수 편차와 밴드 평탄화 전압, 문턱전압 등 MOS 캐패시터 내의 전위 분석

▪ 4 MOS 캐패시터의 캐패시터-전압 특성 분석

▪ 5 MOSFET의 구조 이해 및 전류-전압 특성 이해

▪ 6 MOSFET의 소신호 등가회로 및 주파수 제한에 대한 이해

I. MOSFET의 기초

6.1 MOS 전기장 효과 트랜지스터의 동작

▪ n 채널 MOSFET의 기본 구조

▪ MOSFET의 구조 - 4 단자 소자

- 금속-산화물-반도체 (MOS Cap.) - 소스 , 드레인 (n- 형 반도체 )

- 채널

▪ 구조상 특성 변수

- 채널 길이 (L)

- 채널 너비 (W)

- 산화물 두께 (t

)

▪ 6.1.1

▪ n-MOSFET의 바이어스 ▪ n-MOSFET의 회로기호

▪ 채널 영역 형성

- Gate에 +전압 인가

- 산화물에서 반도체 내부까지 전계 형성 - 산화물 아래에 전자층 (반전층)인 채널 형성

▪ 전류의 생성

▪ 전기장 효과

- 전류는 반전층의 전하량의 함수로, 수직으로 인가된 전계의 영향을 받음.

- 수직으로 인가된 전계가 전류의 흐름을 제어

- 게이트-소스에 인가된 전압으로 드레인의

6.2 2 단자 MOS 커패시터

▪ MOS 커패시터의 기본 구조

▪ MOSFET의 핵심: Metal-Oxide-Semi. Capacitor

▪ 금속 층 : Al을 비롯한 다양한 금속과 전도성 poly-silicon N⁺/P⁺ doping

▪ 산화물 층 : 절연층 역할, 두께는 20~200Å

▪ 6.2.1

▪ 평행판 커패시터

▪ 절연 물질이 두 전극을 분리

▪ 전극이 양/음 전하로 대전

V V C Q

C d

=

= ' '

' ε

[F/m²] [C/m²]

▪ MOS Capacitor : 음(-) 전압 인가

▪ 상부 전극 음전하, 하부전극은 양전하로 대전

▪ 전기장이 반도체 내부로 침투

▪ 다수 캐리어 정공이 전기장의 인력에 의해 산화물-반도체 계면으로 이동

▪ 산화물과 반도체 계면에 정공의 축적(accumulation) 층이 형성

▪ 인가된 외부 전압과 평형을 맞추기 위해 MOS capacitor 내부에 전하의 분포가 발생

▪ MOS Capacitor : 양(+) 전압 인가

▪ 상부 전극 양전하, 하부전극은 음전하로 대전

▪ 전기장이 반도체 내부로 침투

▪ 다수 캐리어 정공이 전기장의 척력에 의해 산화물-반도체 계면에서 밀려남

▪ 산화물과 반도체 계면에 이온화된 acceptor 원자들에 의한 음전하로 이루어진 공간전하영역(depletion region) 형성

▪ 에너지 밴드 다이아그램 및 전하분포 – P 형 반도체

▪ MOS Cap. ▪ Vg=0, 이상적인 에너지 다이아그램

▪ Vg=0이므로 반도체에 대전된 순전하가 존재하지 않는다.

▪ 에너지 밴드도 평탄함.

-e

= E

dx (x) - d

ε = - ρ(x) dx =

(x) d

s 2

2

φ

ε φ

전기장이 존재하는 영역에서 전도대역과 가전자대역, 진성 페르미 레벨이 구부러짐.

▪ P-형 반도체

▪ 음의 전압 인가 - 정공 축적 - E_F-E_v 감소

▪ 양의 전압 인가 - 공핍층 (음전하) - E_F-E_v 증가

▪ 양의 전압 증가 - 공핍층 증가 - n형 반전층 형성

▪ 양의 전압 더욱 증가 - 더 강한 n형 특성 (에너지 밴드의

▪ 에너지 밴드 다이아그램 및 전하분포 – N 형 반도체

▪ Vg=0이므로 반도체에 대전된 순전하가 존재하지 않는다.

▪ 에너지 밴드도 평탄함.

▪ N-형 반도체

▪ 양의 전압 인가 - 전자 축적 - E_C-E_F 감소

▪ 음의 전압 인가 - 공핍층 (양전하) - E_F-E_v 증가

▪ 음의 전압 증가 - 공핍층 증가 - p형 반전층 형성

▪ 음의 전압 더욱 증가 - 더 강한 p형 특성 (에너지 밴드의

▪ 6.2.2

n ) ln( N -V

= φ

n ) -kTln( N

= E - E

= eφ

kT ) E - exp( E

n

= ) (N p

i a t

Fp

i a Fi

F Fp

F Fi

i a

0

(1). P

- 벌크와 계면에서E_Fi 차이 - 공간전하 영역에 전위차

▪ 계면 전위(φ_s)

▪ 전위 φ_Fp

1/2

a s s

d

eN

x 2ε 





 

=  ϕ

▪ 공핍층

- pn 접합과 유사

(2).

▪ 반도체의 계면에서Fermi level과 진성 Fermi level 차이는 반도체의 벌크에서의 차이와 일치

▪ 계면에서의 전자의 농도는 벌크에서 정공의 농도와 일치 (문턱 반전지점)

▪ 문턱전압(threshold voltage) : 문턱반전 상태를 만들기 위해 gate에 가해야 하는 전압

▪ 반전 전하밀도(n_s)

Fi F

i s

eφ

= E - E

kT ) E - exp( E n

= n

“계면 전위의 증가로 전자의 농도가 지수적으로 증가하기 때문에 공핍 층은 증가하지 않음.”

sT s

s

s a

s

- φ

= φ

∆φ

kT ) exp( ∆φ N

= n

1/2

a Fp s

dT

eN

x 4ε  





 



=  ϕ

|

| φ 2

=

= φ

φ

- ∆φ_s가 조금 변화할 때, n_s는 급격히 변함. - 문턱전압 지점에서 공핍 층의 폭은 최대

3. N

1/2

d Fn s

dT

eN

x 4ε 





 

=  ϕ n )

n( N l V φ

n ) ln( N E

E eφ

d t

Fn

i d Fi

F Fn

−

=

=

−

= kT

▪ 예제 6.2 : 공간 전하 영역의 최대 너비를 계산하라.

T=300K에서 N

= 10

/cm

으로 도핑된 실리콘.

m 0.3

= 0.3x10

=

) ] )(10 (1.6x10

)(0.347) 85x10

4(11.7)(8.

[

= eN ]

|

| φ [ 4ε

= x

V -0.347

= 1.5x10 )

n( 10 -(0.0259)l

= n ) ln( N -V

= φ

4 -

1/2 16

19 -

14 - 1/2

a Fp s

dT

10 16

i a t

Fp

µ

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♥τ ΨΠ ⌡Ψ

τ Π

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Part II. MOSFET ⁽²⁾

6.3 MOS 커패시터에서 전위차

▪ 목표: 일함수 편차와 밴드 평탄화 전압, 문턱 전압등 MOS capacitor 내의 전위 분석

▪ 실제적 MOS 구조에서 gate 전압 정의

▪ 전기장과 에너지와의 관계

dx e

dx dE e E

d

= 1

−

=

= ε

ϕ ε ϕ

- 에너지 대역이 구부러지면 전기장이 형성되며, 역으로 전기장이 존재 하면 에너지 대역이 구부러짐이 있어야 함.

▪ MOS Capacitor 기호 정리

▪ 6.3.1

▪ Metal-SiO₂ 접합 전후의 MOS 구조의 에너지 다이아그램

- φ_m : 금속의 일함수 - χ : 전자 친화도

- χ_i : 산화물의 전자 친화도 (χ_i = 0.9V @SiO₂) Metal(Al)

eφ_m

=4.1eV

E_Fm

e χ _i =0.95eV E_c

E_v

E_c

E_v E_Fi E_Fs E_g = 9eV

e χ _i =4.05eV

E_g = 1.12eV

Oxide (SiO2)

Si (P-type) Vacuum level

Metal(Al)

E_g /2

eχ eφ_m

eV_ox0

e χ_i

eφ_m’

Vacuum level

eφ_Fp eχ’

▪ 열적 평형 상태에서 Fermi level은 구조 전체에서 일정

▪ gate와 기판 연결, 반도체에서 금속으로 정공이 이동 (금속에서 반도체로 전자가 이동)

- gate의 전위를 증가 (평형상태)

▪ φ’_m : 변화된 금속의 일 함수

- 금속에서 산화물의 전도대역으로 전자를 주입시키기 위해 인가해야 하는 전위

▪ χ’ : 변화된 전자 친화도

▪ V_oxo : gate에 전압이 가해지지 않았을 때, 산화물에 걸리는 전압

금속-반도체의 일 함수 차이

|)

| φ 2e + + E ' ( - '

= φ

φ

χ

▪ 예제 6.3 : 주어진 MOS 구조와 반도체의 도핑 농도에 대하여 금속-반도체 간 일함수 차이를 계산.

[ Al-SiO₂: φ’_m = 3.2 V, Si-SiO₂: χ’ = 3.25V, E_g=1.12eV, N_a = 10¹⁴ cm^-3 ]

V -0.838

=

0.228) +

0.56 +

(3.25 -

3.2

=

|)

| φ Eg/2e+

+ ' '-(

= φ φ

V -0.228

= 1.5x10 )

n( 10 -(0.0259)l

= n ) ln( N -V

= φ

Fp m

ms

10 14

i a t

Fp

χ

▪ Poly-Si gate를 이용한 MOS 구조의 에너지 다이아그램

▪ 산화물 위에 축퇴된 poly-Si도 gate metal로 사용 가능.

▪ n+-poly-Si (E_F=E_C)

▪ p+-poly-Si (E_F=E_V)

▪ n+ Poly-Si gate ▪ p+ Poly-Si gate

 

 



 +

−

 =



 





 

 



 + +

−

=

ms

φ

2e φ E

2e χ' E

χ' φ



 

    

▪ Metal-Semiconductor 일 함수 차이 정리

▪ 반도체 도핑에 따른 일 함수 차이

▪ 6.3.2

▪ 실제 산화물 내에는 양(+)의 고정전하가 존재할 수 있음 - 공유결합의 깨짐이나 dangling bond에 의해 발생

- 산화공정 후에 Si-SiO₂계면에서 반응하지 않고 남아 있는Si 원자들이 dangling bond 형성

- 산화물 내의 전하를 완전히 제거하는 것은 불가능

▪ 산화물 고정 전하 : Q’_ss

▪ 6.3.3

▪ 밴드 평탄화 전압

- 반도체 내에 존재하는 밴드의 구부러짐을 상쇄시키기 위해 인가해 주어야 하는 V_G - 전압이 인가되었을 때 총 공간 전하량은0

[ 평탄화 상태의 에너지 밴드 다이아그램 ]

[ MOS Cap.에서 밴드 평탄화 상태의 전하 분포도]

ox ss ms

FB G

ox ss ox

ox m ox

ss m

C - Q' φ

= V

= V

C Q'

= - V

C

= Q' V

0

= +Q Q'

Metal

Oxide

P-type Q’_ss

-Q’_m

C_OX

V_OX

t_OX ^ox

ss ox

ox m ox

C Q'

= - V

C

= Q' V

Metal과 반도체의 일 함수 차이

산화물의 고정전하

▪ 예제 6.4

p형 반도체 기판의 MOS 커패시터에서 밴드 평탄화 전압을 계산.

[ Al - SiO₂ - P-type, t_ox = 200 Å, N_a = 3x10¹⁶ cm^-3, Q_ss = 8x10¹⁰ cm^-2 ]

[V]

-1.044

= 0.074 -

-0.97 C =

- Q' φ

= V

= V

1.28x10

= x1.6x10

8x10

= Q'

) (17.3x10 0.173x10

[cm] = 200x10

0 3.9x8.85x1 t =

= ε C

-0.97 φ ≈

ox ss ms

FB G

8 - 19

- 10

ss

8 - 6

- 8

-

14 -

ox ox ox

ms

▪ 6.3.4 (Threshold voltage)

▪ 문턱 반전지점을 만들기 위해 gate에 인가해 주어야 할 전압

▪ 문턱 반전지점

- P-형 반도체 계면 전위: φ_s = 2 |φ_Fp| - N-형 반도체 계면 전위: φ_s = 2 φ_Fn

▪ 문턱 반전지점에서 전하 분포도 (P형반도체)

▪ 공간전하영역이 최대

▪ 산화물 등가 전하: Q’_ss [C/cm²]

▪ 가정

- 계면이 반전 상태임 (반전층의 전하 고려않음.) - Gate 금속에 유도된 전하: Q’_mT [C/cm²]

- 전하 보존 법칙

SD(max) SS

mT

' | Q' |

Q' + Q =

▪ NMOS: 양(+) 전압 인가 시 에너지 밴드 다이아그램

ms FP

oxT TN

ms s

ox s

ox G

+φ

|

| φ 2 + V

= V

+ φ + φ

V

= + ∆φ

∆V

= V

- V_TN : 전자의 반전층 전하를 발생시키는 문턱전압 - V_oxT : 문턱 반전 지점에서 산화물에 걸리는 전압

▪ V_oxT와 금속에 유도된 전하와 산화물 커패시턴스 사이의 관계식

| C |

| (max) Q'

V |

|

| )

)(

Q'

| (max) Q'

(|

V

| C |

Q' C

| (max) Q'

V |

) Q'

| (max) Q'

C (|

1 C

V Q'

ox SD TN

ox ox ss

SD TN

ox ss

ox SD TN

ss SD

ox ox

mT oxT

FP FB

FP ms

FP ms

V

t

ϕ

ϕ ε ϕ

ϕ ϕ

2

2 2

+ +

=

+ +

−

=

+ +

−

=

−

=

=

▪ n형 반도체 기판의 문턱전압 (PMOS)

Fn ms

ms

Fn ms

e E

t

− +

−

=

− +

−

−

=

) '

( '

|

| )

)(

Q'

| (max) Q'

| ( V

g

ox ox ss

SD TP

ϕ χ

ϕ ϕ

ϕ ε ϕ

2

2

n ) ln( N V

i d t

/

=

 



 

= 

FN

d FN s

dT

e N

x ϕ

ϕ

ε

4

산화물 포획 전하의 값에 따른 p/n형 기판 도핑농도의 변화 대비

n/p채널 MOSFET의 문턱전압의 변화

▪ 증가형 MOSFET

- n-channel: 높은 기판 농도.

- p-channel: 양의 산화물로 항상 증가형 소자로 동작, 양전하의 증가로 높은 Vt 전압이 필요.

▪ n-channel (NMOS) ▪ p-channel (PMOS)

▪ Vt 계산 (n+-poly si gate)( 예제 6.5)

1. 기판: p-type (N_a = 5x10¹⁶cm^-3) 2. Gate metal: n⁺-poly Si

3. Q_ss = 10¹¹ cm^-2, t_ox = 27.2 nm, V_TN ?

|

| 2 + +

ε ) ](t -Q'

| (max) Q'

[|

=

V _{ms Fp}

ox ox ss SD

TN φ φ

] [F/cm 1.27x10

272x10 = 0 3.9x8.85x1 t =

= ε C

] [cm 1.14x10

= x eN

= (max) Q

m 0.142

=

) ] )(5x10 (1.6x10

)(0.389) 85x10

4(11.7)(8.

[

= eN ]

| φ

| [4ε

= x

V -0.389

= 1.5x10 ) n( 5x10 -(0.0259)l

= n ) ln(N -V

= (sub) φ

-1.15V

= φ

2 7

- 8

- 14 -

ox ox ox

2 - 7

- dT

a SD

1/2 16

19 -

14 - 1/2

a Fp s dT

10 16

i a t

Fp ms

µ

▪ Vt 계산 (Al gate) ( 예제 6.6)

1. 기판: p-type (N_a = 10¹⁴ cm^-3) 2. Gate metal : Al

3. t_ox = 50nm, Q_ss = 10¹⁰ cm^-2

|

| 2 + +

ε ) ](t -Q'

| (max) Q'

[|

=

V _{ms Fp}

ox ox ss SD

TN φ φ

] [F/cm 0.69x10

500x10 = 0 3.9x8.85x1 t =

= ε C

] [cm 3.89x10

= x eN

= (max) Q

m 2.43

=

) ] )(10 (1.6x10

)(0.228) 85x10

4(11.7)(8.

[

= eN ]

| φ

| [4ε

= x

V -0.228

= 1.5x10 ) n( 10

-(0.0259)l

= n ) ln(N -V

= (sub) φ

-0.83V

= φ

2 7

- 8

- 14 -

ox ox ox

2 - 9

- dT

a SD

1/2 14

19 -

14 - 1/2

a Fp s dT

10 14

i a t

Fp ms

µ

-0.341V

=

) /0.69x10 x10

(1.6x10 -

) /0.69x10 (3.89x10

+ 2x(0.228) +

-0.83

=

V

▪ Vt 계산 (n

- doping - Si)

1. 기판: p-type (N_a = 3x10¹⁶cm^-3)

2. Gate metal : n+-doping-Si (N_D= 4x10¹⁹ cm^-3) 3. t_ox = 20nm, Q_ss = 10¹⁰ cm^-2

eφ_Fp E_g /2 = 0.56 eφ_Fn

V 0.562

= 4x10 )

0.0259ln(

= n ) ln( N V

= (G) φ

V -0.376

= 1.5x10 )

n( 3x10 -(0.0259)l

= n ) ln( N -V

= (sub) φ

10 19 d

t Fn

10 16

i a t

Fp

0.306V

= 9.3x10 -

0.501 +

0.752 +

-0.938

=

) /1.727x10 (1.6x10

- ) /1.727x10 (8.66x10

+ 2x(0.376) +

-0.938

= V

] [C/cm 1.6x10

= x10 1.6x10

= Q

] [C/cm 8.66x10

=

x0.376]

x3x10 x1.6x10

85x10 [4x11.7x8.

= ] qN φ

[4ε

= Q

] [F/cm 1.727x10

200x10 = 0 3.9x8.85x1 t =

= ε C

3 -

7 - 9

- 7

- 8

- TN

2 9

- 10

19 - ss

2 8

-

1/2 16

19 - 14

- 1/2

Fp a s SDmax

2 7

- 8

- -14

ox ox ox

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Part II. MOSFET ⁽³⁾

6.4 커패시턴스 전압 특성

▪ 목표 : MOS 커패시터의 커패시턴스 전압 특성 분석 및 설명

▪ MOS capacitor는 MOSFET의 핵심

▪ C-V 특성을 통해 MOS 소자의 산화물 반도체 계면의 많은 정보를 나타냄.

dV C = dQ

- 소신호나 ac의 특성 변수 값이므로 DC 게이트 전압 위에 ac 소신호 전압을 인가해서 측정

▪ 6.4.1 C - V

▪ 가정: 산화물의 포획 전하가 0이며 산화물 반도체 계면에 포획된 전하도 없음.

▪ 세가지 동작상태 : 축적상태, 공핍상태, 반전상태

▪ 1. 축적상태

▪ Vg = 음의 전압 인가 - 정공의 축적 층이 형성

- MOS 구조에 인가된 소신호 전압의 변화는 금속 gate에 대전된 전하(-Q)의 변화를 정공의 축적 층이 이에 상응하는 전하로 작용.

▪ MOS capacitance (=산화물의 커패시턴스)

ox ox ox

(acc)

' C t

C _{= =} ε

▪ 2. 공핍상태

▪ Vg = 낮은 양의 전압 인가

- 공간 전하 영역 (공핍층) 형성

- 산화물 커패시턴스와 공핍영역의 커패시턴스가 직렬 - 공핍 층의 전하가 gate에 인가된 소신호 전압변화에

대응

▪ MOS capacitance (=산화물의 커패시턴스)

dT ox ox

ox min

d s ox ox

ox

SD ox ox (dep)

d s SD ox

ox ox

SD ox

SD ox (dep)

SD ox

(dep)

) ( '

) ' (

'

/ '

, /

' ' '

' '

x t

C

x C t

C C C

x C

t C

C C

C C C

C C

C

ε ε ε

ε ε ε ε ε

= +

= +

= +

=

=

= +

+

=

1

1 1

1

(공핍층이 증가할 수록 감소)

(공핍층최대=문턱반전, 반전 전하밀도=0)

▪ 3. 반전상태

▪ Vg = 양의 전압 인가 - 반전 층 형성

- 반전 전하가 gate 전압의 변화에 대응하여 산화물의 커패시턴스와 동일

▪ MOS capacitance (=산화물의 커패시턴스)

ox ox ox

(inv)

' C t

C _{= =} ε

▪ 이상적인 C-V 특성 (nMOS Capacitor)

불완전반전 상태 밴드평탄화 상태

▪ 주파수 효과

C_ox C_ox

▪ 반전 상태

[저주파]

▪ 반전층 전하의 공급원 - 소수 캐리어 (p-sub)

- 전자-정공 쌍 (공핍층에서 열적 여기) - 일정한 속도를 가지고 생성

▪ 고주파 ac 인가

- 반전층의 전하가 인가전압의 변화에

▪ pMOS Capacitor

▪ N-type 기판을 가진 MOS Capacitor

- 전압 축의 부호만 바꾸면 동일한 형태의 이상적인 C-V 특성 곡선 - 축적상태 : 양의 gate 전압

- 반전상태 : 음의 gate 전압

6.5 MOSFET 의 기본 동작

▪ 목표 : MOSFET 의 구조설명 및 그 특성 분석 , 전류 - 전압 관계 이해

▪ 4 단자 소자

▪ MOS capacitor - 반전층 전하 형성

▪ 전류-전압 관계 - 특성 변수: L, W

▪ 6.5.1 MOSFET

▪ n 채널 MOSFET ▪ p 채널 MOSFET

[증가형 MOSFET]

[공핍형 MOSFET]

[증가형 MOSFET]

[공핍형 MOSFET]

▪ 6.5.2 –

▪ nMOSFET (증가형: V_TN >0)

▪ Vg > V_T

▪ Vg < V_T

▪ 소스, 기판 : 접지 (GND)

▪ 낮은 드레인-소스 전압

- 드레인-소스 PN 접합: 역바이어스 상태 - 전류 = 0

▪ 반전층 형성

▪ 드레인에 작은 전압이 인가

- 소스에서 드레인으로 전자 이동

▪ 전계

- 수직 전계: 게이트 전압 (반전 전하형성) - 수평 전계: 드레인 전압 (전자의 이동) - Long 채널 소자 (L>2um): 두 전계가

▪

Long channel nMOSFET

DS d D

= g V I

] C/cm :

[Q

| Q' µ |

L

= W

g

) V - (V C

=

| Q'

|

- V_DS가 작을 때 채널 영역은 저항처럼 작용

- g_d : 채널의 전도율 (V_DS -> 0)

- 반전 전하의 밀도 :

gate 산화물의 커패시턴스와 문턱전압보다 높은 과잉 gate 전압의 함수

DS TN

GS ox

n

d

µ C (V - V )V

L

= W I

▪ I_D – V_DS 특성 (작은 V_DS)

▪ V

에 따른 MOSFET의 단면도와 I

-V

특성

▪ V_GS > V_T, 작은V_DS

-모든 채널 영역에서 전하밀도 일정 - Drain 단자 부근의 산화물에서 전압강하 감소 - Drain 근처의 반전 전하밀도 감소 (전도도 감소)

▪ V_DS 증가

▪ V_DS (sat) = V_GS – V_T

- Drain 부근의 산화물에서 발생하는 전압강하가Vt와 동일

: Drain 주변에서 반전 전하 밀도=0 V_GS – V_DS (sat) = V_T

V_DS (sat) = V_GS – V_T

- V_DS (sat): Drain 단자 부근에서 반전 전하밀도= 0

- 채널에서 반전 전하밀도= 0인 지점이source로 이동 -Drain 단자의 전기장에 의해 전자 이동

- 채널의 길이 변화(∆L) : L이 작아 짐에 따라V_DS >V_DS(sat)에서 전류는 일정한 값으로 고정됨

▪ V_DS > V_DS (sat)

▪ n channel 증가형 MOSFET의 I_D – V_DS 특성

-V_GS가 증가하면 초기 기울기가 증가하여 특성이 변함.

-V_DS(sat)도V_GS 의 함수

n+ n+

0 L

y Vgs

Vds

V(y) dy

y dy t_ox

Ey

전류 - 전압의 비선형적인 특성

- 1. 채널에 흐르는 전류는 확산이 아니라 표동에 의해 발생한다.

- 2.게이트 산화물을 통해 흐르는 전류는 없다.

- 3. y방향 전계가 크고 채널이 일정하게 유지된다.

- 4. 모든 산화물 고정전하는 산화물 반도체 경계면에 존재하는 등가 전하밀도로 고려한다.

[ 가 정]

S

] V - )V V - 2L [2(V

= µWC I

2 ] - V )V V - L [(V

= µWC I

]dV V

- V - [V µWC

= dy I

]dV V

- V - [V µWC

= Idy

dy ] dV V - V - [V µWC

=

t E µWε V

= E µWQ

= I

2 ds ds

t gs ox

2 ds ds

t gs

ox Vds

0 ox gs t y y

L

0

y y

t gs

ox

y y

t gs

ox

y ox

ox ox y

n

∫

∫

y n

2 n

y

y

E µWQ

= I

channel in

] [C/cm charge

sheet :

Q

nSE e

=

σsE

= L V

= σs R

= V I

µ

▪ 공정 전도 변수

[

]

2

2 2

2

DS DS

TN GS

ox n d

DS DS

TN GS

ox n d

V V

V C V

L I W

V V V

V L C

I W

−

−

=

 

 



 − −

=

) (

) (

µ µ

- V_DS값이 작을 경우 은V²_DS 무시: 선형특성

◄ 전도변수

2 K' L

= W K

µ C

= K'

2 C µ L

= W K

n n

ox n n

ox n n

◄ 공정 전도변수(사용하는 공정 기술에 의해 결정)

◄ W/L이MOSFET의 특성 결정에 중요한 설계 변수

[ ]

[

]

2 DS

TN GS

n

d

= K 2(V - V ) V - V

I

- 비포화 영역(0 < V_DS < V_DS (sat) )

- 포화 영역( V_DS > V_DS (sat) )

[ ]

2 TN GS

n d

TN GS

DS

DS 2 DS

TN GS

n d

) V - (V K

= I

V - V

= (sat) V

(sat) V

- (sat) )V

V - 2(V K

= I

TN GS

DS max

DS d

V - V

= V

I For

0

=

/dV

dI

- 포화 영역 ( V_DS > V_DS (sat) )

[

]

DS TN

GS n

d

= K 2(V - V )V - V

I

- 비포화 영역 ( 0 < V_DS < V_DS (sat) )

- 비포화 영역(0 < V_DS < V_DS (sat) )에서 동작하는pMOSFET의 전류-전압 특성

▪

pMOSFET

[ ]

[ ]

2 ' K L

= W 2

C µ L

= W K

V - )V V

+ 2(V K

= I

V - )V V

+ 2 2(V

C µ L

= W I

p ox

p p

DS 2 DS

TN GS

p d

DS 2 DS

TN GS

ox p d

▪ 6.5.4

▪MOSFET 회로에서body(B)와 source(S)는 서로 다른 전위에 연결 가능

▪S-B PN Jn: 항상“0”이거나 역방향 바이어스 상태 (V_SB ≥ 0) V_DS

V_GS

V_SB GND

| φ

| 2

=

φ

▪ V_SB = 0에서 문턱반전지점

- 계면의 전자 전위가 높기 때문에

▪ V_SB > 0에서 문턱지점

- 계면은 반전 평형 상태가 됨

SB Fp

s

= 2 | φ | +V

φ

| φ

| 2 - -V

| φ

| 2 C [

N

= 2eε C

- ∆Q'

=

∆V

]

| φ

| 2 - +V

| φ

| 2 [ N 2eε -

=

∆Q

) +V φ |

| (2 N 2eε -

= x -eN

= Q

0

>

V

|) φ

| (2 N 2eε -

= x -eN

= (max) Q

Fp SB

Fp ox

a s ox

SD T

Fp SB

Fp a

s SD

SB Fp

a s d

a SD

SB

Fp a

s dT

a SD

▪V_SB ≥ 0가 인가 되었을 때

- 역방향 바이어스로 공핍층 증가와 전하 증가

- 전하 중성 상태를 유지하기 위해 금속gate에 대전된 양전하 증가시켜 상쇄 - Vt의 증가

▪ Vt 변화 계산 (n-channel MOSFET)

1. 기판: p-type (N_a = 3x10¹⁶cm^-3) 2. t_ox = 50 nm, V_SB = 1 V

V 0.66

=

∆V

] [F/cm 6.9x10

500x10 =

) x10 (3.9)(8.85 t =

= ε C

V -0.376

= ) /1.5x10 n(3x10

-(0.0259)l

= ) /n ln(N -V

= φ

| φ

| 2 - -V

| φ

| 2 C [

N

= 2eε

∆V

T

2 8

- 8

- 14 -

ox ox ox

10 16

i a t

Fp

Fp SB

Fp ox

a s T

반도체 공학

semiconductor devices

♥τ ΨΠ ⌡Ψ

τ Π

e-mail : [email protected]

Advanced RF System Integration (ARSI) Lab

Part II. MOSFET ⁽⁴⁾

6.6 소신호 등가 회로와 주파수 제한 요인

▪ 목표: MOSFET의 소신호 등가회로를 구하고 소자의 주파수 제한에 대해 분석

- MOSFET은 많은 전자회로에서 선형 증폭기로 사용됨.

- MOSFET을 이용한 전자회로의 수학적인 분석과 설계를 위해 등가회로가 필요

- 등가회로에서 주파수와 기타 회로 특성에 영향을 주는 커패시터, 저항을 포함.

- 능동소자로써 전류원 역할에 중요한 파라미터인gm

소신호 등가회로에서 각 파라미터를 이해하고, 차단주파수에 대한 정의를 이해

▪ 6.6.1 (transconductance)

- 게이트 전압의 변화에 의한 드레인 전류의 변화 - 트랜지스터의 이득

- V_DS 값이 증가함에 따라 선형적으로 증가하지만, 비포화 상태에서V_GS 값에는 영향을 받지 않음.

[ 1. 비포화 영역 ]

GS D

m

dV

= dI g

DS ox

2 DS DS

t GS ox

GS GS

D mL

L V

= µWC

]}

V - )V V - 2L [2(V

{ µWC dV

= d dV

= dI

g

[ 2. 포화 영역 ]

-V_GS와 선형적인 관계를 갖지만V_DS의 영향은 받지 않음.

▪ 트랜스 컨덕턴스는 운반자의 이동도나 문턱전압과 마찬가지로 소자의 구조에 영향을 받음.

- 소자의 너비(W)가 넓어지면g_m 증가

- 채널의 길이나 산화물의 두께가 감소할 때 증가

) V - L (V

= µWC

]}

) V - 2L [(V

{ µWC dV

= d dV

= dI g

TN GS

ox

2 TN GS

ox GS

GS D mS

▪ 6.6.2

▪ 기본적인 모델

- 기본적인 소자 특성 방정식을 나타내는 소자

- 트랜지스터 구조 내에 존재하는 C, R로 이루어진 모델

C_gs : gate 단자 근처 채널에 존재하는capacitance C_gd : drain 단자 근처 채널에 존재하는 capacitance

C_gsp, C_gdp : 공전상의 오차나 공정 요인에 의해 gate 산화물리 source와 drain 단자와 겹치면서 발생하는 overlap 기생 capacitance

C_ds : drain-substrate(기판) pn 접합에서 발생하는 capacitance r_d, r_s : drain과 source 단자의 저항성분

▪ n-channel source common MOSFET 소신호 등가회로

C_gsT, C_gdT : gate-source, gate-drain 사이에 존재하는 capacitance의 총합 r_ds : I_D-V_DS 곡선의 기울기,

- 포화 영역에서 I_D가 V_DS에 영향을 받지 않음, 무한히 커야 함.

- 짧은 channel 소자들은 channel length modulation에 의해 유한한 값을 가짐.

▪ 저주파 소신호 등가회로

▪ 6.6.3 Cutoff frequency

1. 채널의 횡단시간

2. gate 또는 capacitance 충전 시간

▪ 1. channel의 횡단시간

- drift 속도: v_sat로 전자가 이동할 때, 길이가 L인 channel을 횡단하는 시간 t₁ = L/v_sat - v_sat = 10⁷ cm/s, L=1 um 이면 t₁=10 ps.

- MOSFET의 허용 최대 주파수 (f_max) = 100GHz (일반적인 MOSFET보다 훨씬 큰 값) (운반자의 횡단 시간은 주파수 제한 요인이 되지 못함)

▪

기본적인 주파수 제한 요인

[n-channel common-source nMOSFET]

[Miller capacitor 포함]

▪ 2. gate 또는 capacitance 충전 시간

- Drain overlap capacitance가 심각한 영향

입력 전류

출력 전류

▪ Cutoff frequency (f_T)

- 소자의 전류이득이 1이 되는 주파수 (입력전류와 부하 전류가 같아지는 주파수)

- C_G: 등가 입력 게이트 커패시턴스

- 이상적인 MOSFET에서 C_gsp= 0, C_gdp = 0

- 포화영역으로 바이어스 된 경우, C_gd는 0에 가까워지고, C_gs ≈ C_oxWL

7.0 Preview

▪ 1 채널의 길이가 감소될 때, MOSFET에서 여러 가지의 크기와 파라미터들이 어떻게 스케일링되는가 논의

▪ 2 짧은 채널 MOSFET에서 여러 가지 이상적이지 아닌 전기적 효과 해석

▪ 3 MOSFET 크기의 감소에 따른 문턱전압 변화를 해석

▪ 4 MOSFET에서 이온주입에 의하여 문턱전압 조절과 같은 추가적인 전기적 효과

II. MOSFET의 스케일링(Scaling) 및 문턱전압 변조

7.1 MOSFET 스케일링

▪ 목표 : 채널길이가 감소될 때 , MOSFET 에서 여러 가지의 크기와 파라미터들이 어떻게 스케일링되는지 (변화되어야 하는지) 논의

▪ 채널의 길이가 감소 - 주파수 응답이 증가 - 집적도 향상

▪ 지난 20여 년간 반도체 기술 발전의 추진력은 채널길이의 감소 (선폭의 감소)

“한 칩의 능동소자의 수는 매 18개월마다 2배씩 증가한다”

▪

▪ Scaling of MOSFETs

▪ 7.1.1

▪ 수직, 수평 전계가 본질적으로 일정하게 유지되도록 소자의 크기와 소자 전압이 스케일링되어지는 것.

▪ 스케일링된 소자가 손상되지 않도록 전계가 증가하지 않아야 함.

▪ nMOSFET의 단면과 파라미터 ▪ 스케일링된 nMOSFET

(스케일링 파라미터=k)

▪ 채널 길이 scaling : L → kL

▪ 수평 전계 일정하게 유지

- Drain 전압scaling : V_D → kV_D

▪ 수직 전계 일정하게 유지

▪공핍층 폭scaling

- 채널길이가 감소하기 때문에 공핍층의 폭도 감소되어야함.

- 기판의 도핑 농도가 계수(1/k)만큼 감소, Vd 감소: k만큼 공핍층 감소

▪전류 (채널 폭당 표동전류는 일정하게 유지)

- 채널 폭이k만큼 감소하면 전류k 만큼 감소

▪소자 면적 감소 : k² (WL)

▪전력(P=IV) 감소: k²

constant ) ≈

V - )(kL) (kV

2(kt ε µ ) →

V - L (V

2t ε

= µ W

I

TN GS

ox ox n 2

TN GS

ox ox n d

▪ 7.1.2 -

ox a FB

ox SD FB

TN

C

|) (2

eN + 2

| 2

+ V

=

C

| (max) Q'

+ |

| 2

+ V

= V

FP FP

FP

φ φ ε

φ

| |

|

▪ 일정전계 스케일링에서 소자의 전압은 스케일링 계수 k에 의해 감소됨.

▪ 문터전압도 같은 계수에 의해 스케일링되어야 함.

▪ 스케일링되지 않았고 도핑농도에 아주 미약한 함수의 물질 파라미터들

▪ 비례해서 스케일링되어 있으나, k에 직접적으로 스케일링되지 않음.

▪ 균일하게 도핑된 구조의 문턱전압

k

▪ 7.1.3

▪ 일정 전계 스케일링에서 소자에 가해지는 전압은 소자 크기와 같은 스케일링 계수 k로 스케일링 되어야 하지만, 전압들은 같은 스케일링 계수로 감소 되지 못함.

- 스케일링되지 않는 문턱전압이나 선형영역전류의 경우 스케일링 만큼의 전압감소를 만들지는 못함.

▪ 감소된 소자의 크기는 MOS 소자에서 전계의 증가를 야기함.

- 산화물의 두께 감소 (터널링 증가) - 신뢰성 감소 (산화물의 항복)

- 전력밀도 증가

- 단채널 효과 : Vt 감소

- 고온-전자 효과 증가: Id 증가, 기판전류 발생, 산화물 전하 증가

반도체 공학

semiconductor devices

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τ Π

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Part II. MOSFET ⁽⁵⁾

7.2 비이상적인 효과들

▪ 다른 반도체 소자들과 같이 실제 실험적인 특성들이 이론적으로 유도된 이상적인 관계들과 어느 정도 차이를 나타냄.

▪ 특히, 짧은 채널MOSFET에서 여러 가지 비이상적인 전기적 효과가 발생 - 문턱아래에서 전도

- 채널길이 변조 - 이동도 변화 - 속도 포화

▪ 7.2.1

▪ 이상적인 경우 문턱전압 아래에서drain 전류 없음.

▪ 실험적으로 문턱아래 약 반전 상태에서 채널이 전도성을 나타냄.

|

| φ 2

<

< φ

|

| φ