A Low Jitter Dual Output Frequency Synthesizer Using Phase-Locked Loop for Smart Audio Devices

(1)

논문 2016-53-2-4

위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중 출력 주파수 합성기 설계

( A Low Jitter Dual Output Frequency Synthesizer Using Phase-Locked Loop for Smart Audio Devices )

백 예 슬^*, 이 정 윤^*, 류 혁^*, 이 종 연^*, 백 동 현^**

( Ye-Seul Baek, Jeong-Yun Lee, Hyuk Ryu, Jongyeon Lee, and Donghyun Baek^ⓒ)

요 약

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하 였다. 제안하는 주파수 합성기는 1.8 V 동부 0.18-㎛ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출 력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. 0.6 ㎟의 칩 사이즈를 가지고 0.6 MHz―200 MHz의 출력 주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps―21.6 ps 이다.

Abstract

A Low jitter dual output frequency synthesizer for smart audio devices is described in this paper. It has been fabricated in a 1.8 V Dongbu 0.18-㎛ CMOS process. Output frequency is controlled by 3 rd order Sigma-Delta Modulation and digital divider. The frequency synthesizer has a size of 0.6 ㎟, frequency range of 0.6―200 MHz, loop bandwidth of 350 kHz, and rms jitter of 11.4 ps―21.6 ps.

Keywords: audio device, frequency synthesizer, phase-locked loop (PLL), low jitter

*학생회원, ^**정회원, 중앙대학교 전자전기공학부 (Electrical and Electronic Engineering, Chung-Ang University)

ⓒCorresponding Author(E-mail : [email protected])

※ 본 연구는 2014년도 산업통상자원부 전자정보디바이 스산업원천기술개발사업의 지원을 받아 수행한 연구 과제(No.10049138)입니다.

Received ; October 14, 2015 Revised ; December 30, 2015 Accepted ; January 15, 2016

Ⅰ. 서 론

스마트 기기란 기능이 제한되어 있지 않고 응용프로 그램을 통해 기능을 변경하거나 확장할 수 있는 제품을 의미한다. 최근에는 기술의 발전으로 스마트 기기의 휴 대성이 높아져서 수요가 더욱 급증하고 있다. 스마트

TV, 스마트폰, 태블릿 PC 등의 제품이 있으며 대부분 의 스마트 기기가 오디오 기능을 포함하고 있다. 기기 의 구조가 다양해지면서 스마트디바이스용 오디오 앰프 의 오디오 신호원 또한 다양해졌다. 그림 1은 스마트 오디오 집적회로의 블록 다이어그램이다. 하나의 오디 오 시스템이 다양한 오디오 신호 발생원의 아날로그 입 력을 디지털 신호로 변환하고 다양한 형태의 디지털 프 로세서와 송·수신을 한다. 오디오 시스템은 용도마다

사용하는 주파수가 다르다. 표 1은 다양한 오디오 애 플리케이션의 샘플링 주파수와 그 용도를 나타낸 표이다.

애플리케이션 마다 사용되는 샘플링 주파수는 각각 라 디오, 캠코더에 쓰이는 32 kHz부터 CD 및 MP3의 44.1 kHz, 전문 디지털 영상장비용 48 kHz, 전문 오디오 장 비용 88.2 kHz, DVD 오디오용 96 kHz로 다양하며, 스

(2)

그림 1. 스마트 오디오 IC의 블록 다이어그램 Fig. 1. Block diagram of smart audio IC.

표 1. 다양한 오디오 애플리케이션의 샘플링 주파수

Table 1. Sampling frequency of various audio-application.

샘플링 주파수 애플리케이션

32 kHz FM 라디오

44.1 kHz CD/ MP3

48 kHz 전문가용 영상장비

88.2 kHz 전문가용 녹음장비 96 kHz DVD-Audio

마트 오디오 IC는 이런 다양한 주파수를 갖는 신호를 처리해야 한다. 따라서 스마트 오디오 집적회로에 집적 되는 주파수 합성기 또한 다양한 오버 샘플링 주파수를 출력해야 한다. 주파수 생성회로의 출력은 아날로그-디 지털 컨버터(ADC) 등에서 시스템 클록으로 쓰인다. 클 록 신호 지터가 큰 경우에 입력 신호를 샘플링 하는 과 정에서 더욱 큰 양자화 잡음을 발생시키고, 오디오 디 바이스에서 이것은 음질의 저하를 나타낸다. 따라서 주 파수 합성기의 지터 성능이 전체 시스템의 성능에 크게 영향을 미친다.

본 논문에서는 오디오 반도체에서 요구되는 낮은 지 터 성능을 갖는 Fraction-N 위상고정루프를 이용한 스 마트 오디오 디바이스용 이중 출력 주파수 합성기를 설 계하였다. 2장에서는 PLL의 전체 블록 구성과 기능, 설 계 목표, 잡음 분석, 회로의 각 파라미터의 트레이드오 프 등을 설명한다. 3장에서는 구현된 주파수 합성기의 시뮬레이션 결과와 측정 결과를 나타내고 그 성능에 대 해 논하고, 5장에서 결론을 맺는다.

Ⅱ. 주파수 합성기 설계

그림 2. 주파수 합성기 블록 구성도

Fig. 2. Block diagram of the frequency synthesizer.

그림 2는 본 논문에서 제안하는 스마트 오디오 디바 이스용 Fraction-N 주파수 합성기의 전체 블록도이다.

그림을 보면 기준 신호와 출력 신호 사이의 위상과 주파 수 차이를 검출하는 위상/주파수 검출기(Phase Frequency Detector : PFD)와 전하 펌프(Charge Pump : CP), 2차 루프 필터(Loop Filter : LF), 링 타입의 전압제어발진 기(Ring-Voltage Controlled Oscillator : RVCO), 총 네 개의 주파수 디바이더(Divider)를 이용해서 type-II 위 상 고정 루프(PLL)를 구성하였다^[1～2].

위상/주파수 검출기에 의해 두 신호의 위상차이가 감 지되면, UP 또는 DN 신호가 출력되고 이 신호들이 전 하 펌프의 전류 출력을 만들고 루프 필터의 전압을 변 화시킨다. 이 전압값이 전압제어 발진기의 출력 주파수 를 변화시킨다. 전압제어발진기의 출력 주파수는 디바 이더의 분주비로 나누어져서 검출기로 피드백된다. 구 현된 주파수 합성기는 출력단에 서로 다른 분주 비를 갖는 두 개의 디바이더를 이용해서 각각 오디오 샘플링 주파수의 256, 384의 오버샘플링 비율(Over Sampling Ratio : OSR)을 갖는 주파수를 동시에 출력하도록 설계 하였다.

2.1 다양한 분주비를 갖는 주파수 합성기 설계 기준 신호는 잡음이 매우 작은 크리스털 발진기가 주 로 쓰이기 때문에 입력 코드값을 조절해서 분주비를 바 꾸는 디바이더를 이용해서 고정된 크리스털 발진기 주 파수로부터 다양한 주파수를 만들어 낸다.

표 2는 용도에 따른 오디오 샘플링 주파수와 해당 신 호를 샘플링하기 위한 OSR 과 그 주파수를 모드별로 나타낸 표이다. 기준 주파수는 크리스털 발진기의 출력 (26 MHz)을 프리 디바이더(Pre Divider)로 1/2로 분주 한 13 MHz를 사용한다. 고정된 기준 주파수로부터 메 인 디바이더(Main Devider)와 포스트 디바이더(Post

(3)

모드

샘플링 주파수 (kHz)

OSR OSR*fs (MHz)

Fvco (MHz)

1 32 256 8.192

393.216 384 12.288

2 44.1 256 11.2896

406.4256 384 16.9344

3 48 256 12.288

442.368 384 18.432

4 88.2 256 22.5792

406.4256 384 33.8688

5 96 256 24.576

442.368 384 36.864

표 2. 동작모드 별 출력 주파수

Table 2. Output frequency of various audio-application.

그림 3. Mode 1로 동작하는 주파수 합성기 노드별 주파수 Fig. 3. Node frequency of the frequency synthesizer

mode 1.

Divider)의 분주 비를 바꿔서 원하는 주파수를 출력 한다^[3].

그림 3은 모드 1, FM radio 애플리케이션에서 동작 하는 주파수 합성기의 노드별 주파수를 나타낸 그림이 다. 32 kHz를 샘플링하기 위한 256, 384의 OSR을 갖는 주파수는 각 8.192 MHz, 12.288 MHz 이다. 하나의 전 압제어 발진기를 이용하여 각각의 OSR을 갖는 두 개의 주파수를 출력하기 위해서 다른 분주 비를 갖는 두 개 의 포스트 디바이더를 사용하였다. 후치 디바이더는 T flip-flop과 논리 회로로 이루어진 출력단으로 구성되어 있다. 출력단을 통과한 신호는 듀티 싸이클이 50%가 되지 않기 때문에 출력 파형의 듀티 싸이클을 50%으 로 맞추기 위해 D flip-flop을 추가하였다. 하나의 전압 제어발진기가 두 개의 주파수 출력을 만족시키기 위해 서 해당 출력 주파수의 공배수인 393.216 MHz를 생성 해야 한다. 따라서 디바이더는 30.2474의 분수 배의 분 주 비를 가져야 한다. 분수 분주 비를 갖는 디바이더를 설계하기 위해서 시그마-델타 모듈레이션 (Sigma-Delta Modulation : SDM)이 사용되었다^[4].

SDM 설계에는 어큐뮬레이터(accumulator)가 사용된

그림 4. 3차 시그마-델타 모듈레이터 Fig. 4. 3^rd order sigma-delta modulator.

그림 5. 3차 SDM의 출력 스펙트럼

Fig. 5. Output spectrum of 3 rd order sigma-delta modulator.

다. 1차로 설계를 할 경우 어큐뮬레이터 하나의 출력이 단순하게 반복되는 패턴을 가지고 있어서 저 주파수 대 역에서 큰 양자화 잡음을 발생시킨다. PLL의 루프필터 는 저역 통과 필터 특성을 가지기 때문에 이러한 저 주 파수 대역의 잡음은 필터링 되지 못한다. 따라서 최종 출 력에서 큰 잡음을 갖게 한다. 그림 4는 디바이더에 사용 된 3차 SDM의 블록도이다. 3차 SDM은 어큐뮬레이터 를 cascade 형태로 연결, 출력 데이터를 보다 복잡한 패턴으로 발생시켜 높은 주파수 영역으로 noise shaping 을 한다. 높은 주파수로 밀려난 잡음은 루프 필터에 의 해 필터링 된다. 그림 5는 3차 SDM 출력 파형의 주파 수 스펙트럼이다. 60dB/dec로 잡음이 shaping 되는 것 을 확인할 수 있다.

SDM의 입력 bits 수는 주파수 합성기의 분해능 (resolution)을 결정하는 파라미터이다. 식 (1)은 SDM의 입력 bits과 분해능 사이의 관계식이다.

  ^

 ×_{ } (1)

0.05ppm 이하의 오차율을 갖는 주파수 합성기를 설 계하기 위해 출력주파수와 분해능, 오차율에 관계를 이

(4)

(a)

(b)

그림 6. PLL의 (a)위상잡음과 (b)시간 축 잡음인 지터 Fig. 6. (a)Phase noise (b)Jitter of Phase-Locked Loop.

그림 7. 2차 위상고정루프의 선형 모델

Fig. 7. Linear model of type-II Phase-Locked Loop.

용해서 모듈레이터를 설계하였다. 수식을 통해 계산된 19 bit에 fraction spur를 줄이기 위한 슈도-랜덤 코드 1bit를 추가해서 디지털 입력 bits 수를 결정하였다.

위상고정루프의 저역대역통과 특성과 SDM 잡음의 주파수특성을 고려해서 20 bits 입력을 갖는 3차 SDM 을 설계^[5], 다양한 분수 분주비를 갖는 디바이더를 구현 하였다.

2.2 지터 성능 분석

PLL의 중요한 성능 중 하나인 출력 잡음은 주파수 도메인으로 표현할 수 있다. 그림 6의 (a)는 PLL의 출력 스펙트럼이다. 출력주파수 fo를 기준으로 일정 오프셋 주 파수 떨어진 주파수 f와 fo에서의 출력 값의 차이를 위상 잡음(ℒ)이라 한다. 수식 (2)와 같이 파워 스펙트럼 밀도 (SC)의 비율로 표기한다.

ℒ   _    _ __ [dBc/Hz] (2)

주파수 도메인에서 위상 잡음 성능은 시간 축에서의 지터로 표시된다. 그림 6의 (b)는 클록 신호의 파형을 보 여준다. 주기 신호의 시간 축의 잡음인 지터(Δtrms)는 RMS 값으로 표기하며 그 값은 식 (3)과 같이 출력 주파 수 부근 잡음의 적분 값으로 계산할 수 있다^[6～7].

주파수 합성기의 지터를 줄이기 위해서 위상 고정루프

t_s _

 ^^

∞

_  ^ s [s] (3)

의 잡음 모델을 통해 각 블록에서 발생하는 잡음이 출력 에 끼치는 영향을 먼저 분석하였다^[8]. 그림 7은 위상 검출 기와 전하 펌프, 루프 필터, 전압제어 발진기와 정수 분주 비를 갖는 Integer-N 디바이더로 구성된 2차 위상 고정 루프의 선형모델이다. 각 블록의 전달함수에 의해 피드포 워드 경로의 전달함수가 식 (4)와 같이 G(s)로 정의되고 디바이더를 통한 피드백 경로의 전달함수는 식 (5)의 H(s)로 정의된다.

    

_

×  ×  

_{ }

(4)

    

 (5)

위상 고정루프의 입력 잡음과 출력 잡음을 각각 θref,

θ_ou로 정의하고 식 (4)와 (5)를 이용해 위상 고정루프의 폐루프 전달함수를 식 (6)과 같이 나타낼 수 있다.

_{ } 

_ 

      

  

(6)

각각의 블록별로 유입되는 잡음을 θpfd, In,cp, θn,cnt,

vn,cnt, θvco 라고 정의하고, 폐루프 전달함수를 이용해서

출력 잡음(θout)을 계산한 결과 식 (7)과 같다. 출력 잡 음 수식을 보면 앞항은 루프필터의 대역폭 fc를 기준으 로 저역 대역 통과 특성을 가지고, 뒷항은 고역 대역 통 과 특성을 가지는 것을 볼 수 있다.

_^ ^  



^^×^_^^^^ ^{ }^^ ^{ }^^ ^^^^^

^^

^  

 ^^×^_



 ^^{}^

_

^^₍₇₎

그림 8은 그림 7의 위상 고정루프의 선형모델을 기반 으로 도출된 위상잡음을 주파수 도메인으로 나타낸 그 래프이다. 두 점선은 위상/주파수 검출기+전하 펌프 블 록과 전압제어 발진기에서 발생하는 잡음의 양을 나타 낸다. 위상 고정루프의 대역폭 fc를 기준으로 저주파수 대역을 인-밴드, 고주파수 대역을 아웃-밴드라고 칭한 다. 특정 오프셋 주파수까지 위상 잡음의 적분 값이 지터 로 나타나므로 지터 성능을 개선하기 위해서 낮은 인-밴 드 위상잡음을 갖도록 설계해야한다. 식 (8)은 식 (7)에서

(5)

그림 8. 위상고정루프의 위상잡음

Fig. 8. Phase noise of the phase locked loop.

_{∈  }^       

  

^×

^

  _÷^  _^  _{ }_

 ^ (8)

인-밴드 위상잡음(θ²in-band)을 분리한 수식이다.

식 (8)을 통해 REF, 디바이더, 위상 검출기, 전하 펌프 등이 인-밴드 위상잡음의 잡음발생원임을 알 수 있다.

θ_ref는 입력 잡음으로 그 크기가 매우 작다. θdiv와 θpfd

는 각각 디바이더와 위상/주파수 검출기의 잡음이다. 디 바이더 블록과 위상/주파수 검출기는 각 T flip-flop과 D flip-flop으로 구성된 디지털 논리회로이므로 잡음이 상대 적으로 매우 적기 때문에 인-밴드 잡음 중에 전하 펌프 에서 발생하는 잡음이 가장 큰 비중을 차지한다.

그림 9의 (a)는 위상고정루프에 사용된 위상 검출기 의 회로도이다. 일반적으로 위상검출기에 많이 사용하 는 두 개의 D flip-flop으로 구성된 Tri-state 위상/주파 수 비교기이다. 리셋 경로에 1.5ns 정도의 딜레이를 발 생시켜 데드존을 없앴다. 디바이더 출력과 기준 주파수 의 위상/주파수 차이에 따라 UP 또는 DN 신호를 전하 펌프로 전달한다. 그림 9의 (b)는 전하 펌프의 구조이

다^[9～10]. 일정 전류 ICP가 흐르고 UP/DN 신호 입력에

따라 전류가 흐르는 패스가 결정되고 루프 필터에 전 하를 공급하거나 방출시킨다. 그림 9의 (c)는 전압제어 발진기 회로이다. V-I 컨버터를 통해 컨트롤 전압 (VCTRL)이 전류 값(ICCO)으로 변환이 되고 이 전류가 딜레이 셀을 구동해 주파수를 발생시킨다. V-I 컨버터 가 레귤레이터의 구조를 갖기 때문에 전압제어 발진기 의 출력 주파수가 파워 서플라이로부터 유입되는 잡음

clk

D Q

rst Q

clk

D Q

rst Q

Fref

FVCO

UP

DN

UP

DN UPB

DNB

VCTRL

(a) (b)

ICCO

VCTRL

Fout

V-I Converter CCO (c)

그림 9. (a) Tri-state 위상/주파수 검출기 구조 (b) 전하 펌프 구조 (c) V-I 컨버터를 포함한 전압제어발 진기

Fig. 9. (a) Tri-state phase frequency detector (b) Charge pump (c) Voltage-Controlled Oscillator with V-I Converter

의 영향을 덜 받는다는 장점이 있다.

전하펌프에 흐르는 전류량 Icp 값은 잡음성능을 결정 하는 데 중요한 파라미터이다. 식 (7)에서 확인할 수 있 듯이 전하펌프의 전류량이 클수록 낮은 출력잡음을 얻 을 수 있다. 하지만 전하 펌프의 전류가 증가하면 전하 펌프 블록의 이득도 증가하고 회로의 안정성과 같은 시 스템을 유지하기 위해 더 작은 대역폭을 갖는 루프 필 터가 요구되고 필터의 사이즈가 커진다. 또한, 작은 대 역폭으로 인해 전체 회로의 위상 고정시간이 길어진다 는 단점이 생긴다. 전류가 증가함에 따라 루프 필터에 요구되는 캐패시터 사이즈는 비례하게 증가하고, 전류 잡음은 반비례하게 감소한다. 그림 10의 (a)는 전하 펌 프 전류의 증가에 따른 표준화된 전류 잡음을 나타낸 그래프이다. 그래프에서 알 수 있듯이 인-밴드에서 – 90 dBc/Hz 이하의 잡음 성능을 만족하는 전하 펌프의 최소 전류량은 50 ㎂ 이하이다. 따라서 전하펌프의 전 류량을 50 ㎂, 루프 필터의 대역폭을 350 kHz로 설계하 였다.

(6)

(a)

(b)

그림 10. (a) Tri-state 위상/주파수 검출기 구조 (b) 전하펌 프 구조 (c) 전하펌프의 전류에 따른 전류잡음 (d) 전하펌프의 전류에 따른 루프필터 사이즈 Fig. 10. (a) Tri-state phase frequency detector (b)

Charge pump (c) Noise current of Charge pump depending on charge pump current. (d) Loopfilter size of charge pump current

Ⅲ. 시뮬레이션 및 측정 결과

3.1 설계 및 시뮬레이션

본 논문에서 제안하는 스마트 오디오 디바이스용 이 중 출력 주파수 합성기를 1.8V 동부 0.18㎛ CMOS 공정 을 이용하여 설계하였다. 그림 11은 설계한 주파수 합 성기 중 전압제어 발진기의 시뮬레이션 결과이다. 모드 1부터 모드 5까지의 주파수 출력을 만족하기 위해서 350―450 MHz의 주파수 출력이 가능한 전압제어 발진 기를 설계하였다. 회로의 전압-주파수 특성은 입력전압 0.4―1.2 V에서 250―660 MHz의 발진 범위를 가지고 503.75 MHz/V의 VCO 이득을 가진다. 위상제어루프의 대역폭은 350 kHz이다.

그림 11. VCO의 전압-주파수 특성

Fig. 11. Voltage-frequency characteristic of voltage-controlled oscillator.

그림 12. 설계한 주파수 합성기의 레이아웃과 칩 사진 Fig. 12. Layout and chip die photo of designed

frequency synthesizer.

그림 12은 설계한 주파수 합성기의 레이아웃과 칩 사 진이다. 패드를 제외한 칩의 크기는 750 ㎛ × 800 ㎛ 이다. SDM, 디바이더(NCNT), 위상/주파수 검출기 등 디지털 블록과 전하펌프, 전압제어발진기, 루프필터 등의 아날로그 블록으로 구성이 되어있다. DC 전압은 1.8 V 를 사용하였다. 아날로그 블록 중 전하펌프와 전압제어 발진기의 전압은 1.8 V 입력을 1.6 V DC 전압으로 출력 하는 Low-dropout 레귤레이터(Low-dropout regulator : LDO)를 이용하였다.

3.2 측정 결과

그림 13는 설계한 주파수 합성기의 테스트 보드 사진 이다. 그림 14와 그림 15는 모드 1로 동작하는 주파수 합성기의 측정 결과이다. 파워 서플라이로 DC전압을 인가해주고 스펙트럼 어낼라이저(Spectrum analyzer)로 출력파형과 지터를 측정하였다. 그림 14는 주파수 합성 기 출력 스펙트럼이다. 입력 주파수는 크리스털 발진기 를 이용하여 26 MHz를 인가하였고 디바이더에 의해 30.2474의 분수비로 분주되고 각기 다른 정수 분주 비

(7)

그림 13. 설계한 주파수 합성기의 테스트 보드 Fig. 13. Test board of designed frequency synthesizer.

(a)

(b)

그림 14. 모드 1에서 측정한 출력 스펙트럼 (a) 출력 1 (b) 출력 2

Fig. 14. Measured output spectrum at mode 1 (a) output 1 (b) output 2.

(a)

(b)

그림 15. 측정된 지터 (a) 모드 1의 출력 1 (b) 모드 1의 출력 2

Fig. 15. Measured jitter (a) output 1 of mode 1 (b) output 2 of mode 1.

를 갖는 두 개의 포스트 디바이더를 통과한 두 개의 출 력 주파수 8.192 MHz와 12.288 MHz를 확인할 수 있다.

그림 15는 출력 잡음을 주파수 스펙트럼으로 측정한 결 과이다. 마찬가지로 RMS(Root Mean Square) 지터를 측 정하였다. 모드 1의 출력 1에서 21.6 ps와 출력 2에서 17.1 ps의 지터 값을 갖는다. 표 3은 본 논문에서 제안

하는 주파수 합성기의 성능을 나타낸 표이다. 주파수 합성기에 사용된 전압제어발진기의 출력범위는 250 MHz부터 660 MHz이며, 가청 주파수 대역인 3―20 kHz 의 위상 잡음 값을 적분한 RMS 지터 값은 11.4 ps의 (@모드 2) 낮은 값을 가지며, 7 mW의 전력을 소비한다.

Ⅳ. 결 론

본 논문에서는 스마트 오디오 디바이스에서 요구되는 낮은 지터 성능을 갖는 이중 출력 주파수 합성기를 설 계 및 구현하였다. Type-II 위상고정루프와 Fraction-N 디바이더를 이용하여 다양한 주파수를 생성하고 분주비 가 서로 다른 포스트 디바이더를 이용해 256, 384의 OSR을 갖는 주파수를 동시 출력한다. 디지털 코드 입 력에 따라 동시에 두 가지 애플리케이션에서의 동작도 가능하다. 지터 성능을 향상시키기 위해서 전하 펌프 블록에서 인-밴드 잡음을 최적화하였다.

1.8 V 동부 0.18㎛ CMOS 공정을 이용하여 주파수

(8)

표 3. 성능 요약

Table 3. Performance summary.

공 정 0.18 ㎛ CMOS

전 압 1.8 V

칩 사이즈 0.6 ㎟

루프 밴드위스 350 kHz

출력 범위 0.6 MHz–200 MHz 전류 소비 < 32 mA >

실효 지터

(3 - 20 kHz) 11.4–21.6 ps

합성기를 설계하였고 전하펌프와 전압제어 발진기 블록 의 DC 전압은 LDO를 이용 1.6 V를 사용하였다. 0.6 ㎟ 의 칩 면적을 가지고, 7 mW의 전력 소비, 최대 21.6 ps 에서 최소 11.4 ps의 낮은 지터 성능을 가진다.

감사의 글

본 연구는 2014년도 산업통상자원부 전자정보디바이 스산업원천기술개발사업의 지원을 받아 수행한 연구 과 제(No.10049138)입니다.

측정 환경 제공하여 본 연구의 완성 완성도를 높일 수 있게 도움을 주신 아이언디바이스 박기태 사장, 이 재욱 수석연구원, 최규동 책임연구원에게 감사를 표합 니다.

REFERENCES

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