확장성을 고려한 QCA XOR 게이트 설계
Design of Extendable XOR Gate Using Quantum-Dot Cellular Automata
유 영 원 1 · 김 기 원 2 · 전 준 철 1*
1금오공과대학교 컴퓨터공학과
2단국대학교 융합기술대학
Young-Won You 1 · Kee-Won Kim 2 · Jun-Cheol Jeon 1*
1Department of Computer Engineering, Kumoh National Institute of Technology, Gyeongsangbuk-do 39177, Korea
2College of Convergence Technology, Dankook University, Chungcheongbuk-do 31116, Korea
[요 약]
CMOS (complementary metal-oxide-semiconductor)의 소형화에 대한 한계를 극복할 수 있는 대체 기술 중 하나인 양자 셀룰라 오 토마타 (QCA; quantum cellular automata)는 나노 단위의 셀들로 이루어져 있고, 전력의 소모량이 매우 적은 것이 특징이다. QCA를 이용한 다양한 회로들이 연구되고 있고, 그 중에서 XOR (exclusive-OR)게이트는 오류 검사 및 복구에 유용하게 사용되고 있다. 기 존의 XOR 논리 게이트는 확장성이 부족하고, 클럭 구간의 수가 많이 소요되며, 실제 구현에 어려움이 있는 경우가 많다. 이러한 단 점을 극복하기 위해 클럭 구간의 수를 단축한 다수결 게이트를 이용한 XOR 논리 게이트를 제안한다. 제안한 회로는 기존의 XOR 논리 게이트들과 비교·분석하고 그 성능을 검증한다.
[Abstract]
Quantum cellular automata (QCA) are one of the alternative technologies that can overcome the limits of complementary metal-oxide-semiconductor (CMOS) scaling. It consists of nano-scale cells and demands very low power consumption. Various circuits on QCA have been researched until these days, and in the middle of the researches, exclusive-OR (XOR) gates are used as error detection and recover. Typical XOR logic gates have a lack of scalable, many clock zones and crossover designs so that they are difficult to implement. In order to overcome these disadvantages, this paper proposes XOR design using majority gate reduced clock zone. The proposed design is compared and analysed to previous designs and is verified the performance.
Key word :
Nanotechnology, Quantum-dot cellular automata, XOR gate, Majority gate.https://doi.org/10.12673/jant.2016.20.6.631
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-CommercialLicense(http://creativecommons .org/licenses/by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
Received 9 December 2016 Revised 12 December 2016 Accepted (Publication) 29 December 2014 (30 December 2016)
*Corresponding Author; Jun-Cheol Jeon Tel: +82-54-478-7534
E-mail: [email protected]
Ⅰ. 서 론
1965년 고든 무어는 컴퓨터 칩의 성장이 지수단위로 증가할 것이라 예측했고 , 이를 ‘무어의 법칙’이라 부르며, 마이크로프 로세서의 성능은 이 법칙과 유사하게 발전되어왔다. 그러나 최 근에 들어 시모스 집적 회로(CMOS; complementary metal- oxide-semiconductor) 기술의 물리적 한계에 당면했고, 회로의 크기를 줄일 때 발생하는 부작용들이 회로의 발전을 방해하기 때문에 마이크로프로세서 성능의 증가를 유지하기 위한 대체 기술의 개발과 연구가 필요하게 되었다[1]. 대안 중 하나로 양 자역학에 기반을 둔 양자 셀룰라 오토마타 (QCA; quantum-dot cellular automata)가 제안되었다[2]. QCA는 나노 크기 (nano-scale)와 빠른 클럭의 주파수의 장점을 이용해 고밀도 회 로를 설계 할 수 있고, 소모 전력이 적다는 이점을 가진다 [3],[4].
기본적인 QCA의 논리회로는 다수결 게이트 (majority gate) 와 인버터(inverter), 이진 배선(binary wire)으로 구성 된다 [5],[6]. 다수결 게이트는 입력 값 중 하나를 영구히 고정하여 AND와 OR 논리 게이트로 각각 구현 가능하고, 이를 확장하여 XOR 논리 게이트의 구현이 가능하며, 이는 입력이 다를 경우 에만 참 값을 출력하는 특성으로 인해 산술 연산과 회로의 오류 탐지 및 수정에 유용하게 사용되었다[7]. QCA 상에서 XOR (exclusive-OR) 논리 게이트는 Lent, Mustafa 등에 의해 제안되 었다[8],[9].
QCA 상에서 XOR 논리 게이트를 설계할 때 고려해야 할 사항 중 하나는 배선 교차 (wire-crossing)이다. 배선 교차를 사 용하여 XOR 논리 게이트를 설계하면 다수결 게이트의 수가 줄 어들어 출력에 필요한 시간과 셀 수가 줄어드는 장점이 있다.
그러나 배선 교차의 특성상 실제로 구현하기 어렵거나 임의의 상태 값이 올바르게 전달되지 않는 노이즈가 발생한다. 반면에 배선 교차를 사용하지 않고 XOR 논리 게이트를 구현하면 보다 많은 수의 다수결 게이트가 필요하고, 출력을 얻기 위해 더욱 많은 시간과 셀이 필요하다[10].
본 논문에서는 기존의 것 보다 높은 집적도와 빠른 출력을 얻을 수 있는 XOR 논리 게이트를 제안한다. 제안하는 논리 게 이트는 배선 교차와 다수결 게이트의 클럭 구간을 고려하여 설 계한다. 배선 교차를 피하고 이로 인해 추가되는 다수결 게이트 의 클럭 구간을 본 논문에서 제안한 설계 방법을 사용하여 감소 시킨다. 또한, 제안한 게이트는 확장성을 가지고 있어 다른 회 로와 함께 설계하는 것에 용이하다. 제안한 논리 게이트의 성능 평가를 위해 QCADesigner를 이용하여 시뮬레이션을 수행하 고, 그 결과를 기존의 것과 비교·분석한다. 이를 통해 제안한 XOR 논리 게이트의 우수성을 검증한다.
본 논문의 구성은 다음과 같다. QCA 회로 설계에 필요한 요 소들을 2장에서 설명한다. 3장에서는 제안한 논리도를 바탕으 로 설계된 XOR 게이트 구조를 제시하고, 4장에서는 기존의 회 로와 비교 및 분석하며, 마지막 5장에서는 결론을 제시한다.
Ⅱ. QCA 기본개념
양자 셀 (quantum cell)은 그림 1(a)와 같이 정사각형태의 구 조이고, 편극(polarization)을 가질 수 있는 4개의 양자 점으로 구성된다. 그리고 셀은 양자 점들 간에 터널링(tunneling) 할 수 있는 두 개의 과도 전자를 가지고 있다. 이 과도 전자는 쿨롱 반 발력 (Coulombic interaction)에 의해 항상 대각선 형태로 위치 하고, 이에 따라 동일한 크기의 에너지를 갖는 두 가지 편극 형 태가 존재한다. 이는 각각 +1, -1로 표시하며 이는 논리 값 1, 0 에 각각 대응된다[2].
그림 1(b)는 간단한 형태의 인버터로 좌측 하단의 입력 셀 이 우측 상단의 출력 셀에 쿨롱 반발력을 가하여 편극이 반대로 나타난다. 다수결 게이트는 입력 셀 값의 다수결 투표에 의해 출력 값이 결정되고, 이는 그림 1(c)와 같다. 예를 들어, 그림 1(c)와 같이 3개의 입력 셀 중 2개의 셀이 -1의 값을 가지면, 출 력 값은 -1 이 나타난다[2]. 이 성질을 이용하여 다수결 게이트 의 임의의 한 셀의 값을 영구히 고정하면 AND 또는 OR 논리 게이트처럼 기능을 수행할 수 있다. 그림 1(d)는 표준 셀과 45°
회전된 셀로 각각 구성된 이진배선이다. 입력이 주어지면 쿨롱 반발력에 의해 동일 클럭 내의 모든 배선들은 같은 상태 값을 가진다. 한편, 표준 셀 이진 배선은 배선 내 모든 셀들이 같은 값 을 가지는 반면, 45° 회전된 셀 이진 배선은 쿨롱 반발력에 의해 인접한 이웃 셀과 반대의 값을 가진다[2]. 그림2는 QCA의 클럭 구조 4단계이다. 각각 천이(switch), 유지(hold), 해제(reset), 그 리고 휴지(relax)로 구성되어 있다.
QCA에서의 배선 교차는 그림 3(a)와 같이 평면구조 (coplnar)와 그림 3(b)와 같이 다층구조(multilayer)에 각각 기반 을 둔 형태로 나뉜다. 평면구조에 기반을 둔 것은 동일 평면상 에서 표준 셀과 45° 회전된 셀을 이용하여 각각의 배선을 교차 한다. 그러나 이러한 형태는 숨은 잡음 경로에 의해 상태 값의
그림
1. QCA의 기본 구조 : (a) 두 개의 기본 셀,
(b) 인버터, (c) 다수결 게이트, (d) 이진 배선Fig. 1. Basic structures of QCA: (a) two basic
cells, (b) inverter, (c) majority voter gate, and (d) layout of binary wires.
그림
2.
QCA 클럭킹 4 단계와 인접한 두 셀 간의 데이터 전달 과정Fig. 2. QCA clocking 4 stages and process of data
transmission between two adjacent cells.그림
3. 배선 교차 형태: (a) 평면구조에 기반을 둔 구조,
(b) 다층구조에 기반을 둔 구조Fig. 3. Wire crossing type: (a) coplanar based structure,
(b) multilayer based structure.전달이 끊기거나 먼 위치의 고정 셀에 의해 정보가 뒤로 전파되 는 등 여러 가지 형태의 정보 손실의 가능성이 존재한다. 이러 한 단점을 줄이기 위해서는 다수의 클럭 구간이 필요하다. 다층 구조에 기반을 둔 것은 다수의 평면을 이용해 같은 셀들을 여러 번 사용한 것으로 디자인 설계 측면에서 간단하고, 출력 상태 값도 안정적이지만 실제 구현하기가 어렵다[10].
XOR 논리 게이트는 2개의 입력이 다를 때만 참값을 출력 하는 특성으로 많은 곳에 사용된다. 이를 식 (1)과 같은 불대수 형태로 표현가능하고 , 기존의 전자회로에서 그림 5와 같은 형 태로 설계되었다.
′ ′ (1) 그림 4(a)는 식 (1)을 이용한 형태이다. 배선 교차가 존재하 므로 QCA 상에서 설계할 때 다층구조나 평면구조에 기반을 둔 형태가 필요하고, 이에 대한 QCA 상에서의 설계 구조는 그림 5(a)와 같다. 그림 4(b)는 배선 교차를 사용하지 않아 그림 3(a) 와 다르게 하나 더 많은 4개의 게이트를 가지고, 이를 설계한 것 이 그림 5(b)와 같다. 그림 4(c)는 배선 교차를 사용하지 않으면 서 3개의 게이트만을 사용하기 위해 하나의 입력이 회로의 중 앙에 배치되어 있는 다이어그램이고, 이를 설계한 것이 그림 5(c)와 같다. 그림 5(a)의 구조는 소요된 셀이 88개이고, 사용된 클럭 구간의 수가 4이다[8]. 또한, 입력과 출력 셀의 위치가 회 로의 가장자리에 있고, 다른 회로와 함께 사용할 수 있어 확장 성이 좋다. 그러나 배선 교차 기법을 사용하여 노이즈가 발생하 는 단점이 존재하고, 그림 5(b)의 구조는 55개의 셀이 소요된다.
입·출력의 셀이 회로의 가장자리에 있어서 다른 회로에 적용하 기 쉬우며, 배선 교차를 사용하지 않았다. 하지만 클럭 구간이 8 개가 소요되므로 다른 것에 비해 입력과 출력간의 동작 시간이 더 소모된다. 그림 5(c)는 클럭 구간이 4개이고, 44개의 셀이 소 요되었으며, 배선 교차를 사용하지 않았다. 하지만 입력 A가 회 로의 가운데에 위치하여 확장성이 다른 것들에 비해 떨어진다.
그림 5와 같이 QCA상에서 제안된 대부분의 XOR 게이트 는 다음 단점들을 적어도 하나 이상 포함한다. 첫째, 교차부를 사용하여 구현에 어려움이 있거나 올바른 출력 결과 값을 예상
그림
4. XOR 논리 게이트에 대한 여러 가지 블록 다이어그램 Fig. 4. Various block diagrams of XOR logic gate.
그림
5. 기존의 XOR 논리 게이트: (a) Tougaw 등이 제안한 형태,
(b)와 (c) Mustafa 등이 제안한 형태Fig. 5. The previous XOR logic gates: (a) Tougaw et
al.‘s layout, (b) and (c) Mustafa et al.’s layout.하기 어렵다. 둘째, 입력이나 출력이 회로 가운데에 있어 확장 성이 떨어진다 . 셋째, 입력에서 출력까지의 소요되는 클럭 구간 이 4개 이상이다. 본 논문에서는 이와 같은 단점들을 극복하는 새로운 형태의 XOR 논리 게이트를 제안한다.
Ⅲ. 제안하는 XOR 논리 게이트 구조
이전 절에서 언급한 QCA 상에서의 배선 교차와 확장성에 대한 단점은 블록 다이어그램을 이용하면 극복이 가능하다. 하 지만 블록다이어그램을 이용한 회로는 그림 5와 같이 여러 논 리 게이트가 추가되어 기존의 것보다 더 많은 클럭 구간과 셀을 필요로 한다. 본 논문은 XOR 논리 게이트가 입력으로부터 출 력까지의 소모되는 시간을 단축하기 위해 다수결 게이트 내에 서 클럭 구간을 단축하는 방법을 제안한다.
일반적인 다수결 게이트는 그림 6(a)와 같이 3개의 클럭 구 간을 가진다. 클럭 구간의 수를 줄이기 위해 그림 6(b)와 같이 결과 값이 출력되는 영역에 대해 클럭 구간을 단축시킬 수 있 고, 이러한 설계 구조를 이용해 시뮬레이션을 수행하면 그림 7(a)와 같이 노이즈가 발생한다. 이러한 노이즈를 줄이기 위해 그림 6(c)와 같이 다수결 게이트 내의 고정된 상태 값을 가진 셀 을 왼쪽으로 하나의 셀 크기만큼 이동시킨다. 이것은 고정된 상 태 값의 셀이 다수결 게이트의 출력에 영향을 주는 것으로 고정 된 상태 값으로 발생하는 쿨롱 반발력을 줄이기 위해 이동을 수 행한다. 이러한 설계를 통해 노이즈를 감소시킨 것은 그림 7(b) 와 같이 확인할 수 있다.
그림
6. 다수결 게이트의 비교: (a) 기존의 형태, (b) 고정된
상태 값의 이동 없이 클럭 구간을 단축한 형태, (c) 고정된 상태 값의 셀을 이동한 형태Fig. 6. Comparison of Majority gates: (a) typical
layout, (b) layout of clock zone reduction without movement of fixed cell, and (c) layout of clock zone reduction with movement of fixed cell.그림
7. 다수결 게이트에 대한 시뮬레이션 결과:
(a) 고정된 상태 값의 이동 없이 클럭 구간을 단축한 형태에 대한 결과, (b) 고정된 상태 값의 셀을 이동한 형태에 대한 결과
Fig. 7. The simulation result of Majority gates: (a)
result of layout of clock zone reduction without movement of fixed cell and (b) result of layout of clock zone reduction with movement of fixed cell.본 논문에서 설계하는 XOR 논리 게이트 구조는 그림 6(c)의 클럭 구간을 단축한 다수결 게이트 형태를 이용한다. XOR 논 리 게이트를 설계하기 위해 그림 8의 블록 다이어그램의 구조 에 기반을 두고, 입력과 출력간의 소요되는 클럭 구간을 단축하 기 위해 배선 교차를 사용하지 않는다. 또한, 설계된 구조의 확 장성을 고려해 입력과 출력은 모두 외부에 두고, 갑의 전달 방 향 역시 일정하게 유지하도록 한다.
그림 8(a)의 블록 다이어그램 형태를 이용하여 QCA 상에서 설계한 것은 그림 9(a)와 같다. 이 구조는 58개의 셀로 구성되 고, 입력으로부터 출력까지 4개의 클럭 구간이 소요되며, 4개의 다수결 게이트를 사용하여 기존보다 2 클럭 구간을 줄일 수 있 었다. 한편, 그림 8(b)의 블록 다이어그램 형태를 이용하여QCA 상에서 설계한 XOR 논리 게이트의 구조는 그림 9(b)와 같다.
이 구조는 배선 교차를 사용하지 않으면서 4개의 다수결 게이
트를 사용했던 그림 9(a)와 달리 3개의 다수결 게이트를 사용한
다. 이 구조는 46개의 셀로 구성되며, 입력으로부터 출력까지 4
개의 클럭 구간이 소요된다.
그림
8. 설계하는 XOR 논리 게이트의 블록 다이어그램 Fig. 8. The block diagrams of designed XOR logic gate.
그림
9. QCA 상에서 설계하는 XOR 논리 게이트의 구조:
(a) 그림 8(a)의 구조를 이용한 형태, (b) 그림 8(b)의 구조를 이용한 형태
Fig. 9. The geometric structure of designed XOR logic
gates on QCA: (a) layout of using Fig. 8(a), and (b) layout of using Fig. 8(b).Ⅳ. 성능 평가
본 절에서는 설계한 두 개의 XOR 논리 게이트 구조를 QCADesigner를 이용하여 시뮬레이션을 수행하고, 그 결과를 비교· 분석한다. 설계한 두 개의 XOR 논리 게이트를 입력으로 부터 출력까지 모두 4개의 클럭 구간 내에 종료되고, 이를 수행 한 결과는 그림 10과 동일하며, 설계한 두 개의 XOR 논리 게이 트는 동일한 입력 값에 대해 동일한 값을 출력하기 때문에 시뮬 레이션 결과는 하나만 나타난다. 두 입력 A와 B에 대해 4 클럭 구간이 지난 후 처음으로 이에 해당하는 출력 값이 나타남을 알 수 있다. 이를 통해 설계한 두 개의 XOR 논리 게이트는 노이즈 없이 입력에 대해 올바른 값을 출력함을 알 수 있다. 설계한 두 개의 XOR 논리 게이트와 기존의 것을 비교하기 위해 표 1과 같 이 4개의 특징을 비교했다. XOR 구성에 사용된 셀 수, 차지하 는 공간, 클럭, 그리고 확장성을 평가하는 기준으로 정리했다.
그림
10. 설계한 XOR 논리 게이트의 시뮬레이션 결과 Fig. 10. The simulation result of designed XOR gate.
Typical structure proposed structure Fig.
5(a) Fig.
5(b)
Fig.
5(c)
Fig.
9(a)
Fig.
9(b)
cell # 88 44 55 58 46
area
(
) 0.08 0.05 0.10 0.07 0.05 clock
# 5 8 4 4 4
extend
ability high high low high high
표 1. 기존의 것과 제안한 XOR 논리 게이트의 성능 비교
Table 1. The comparison result between the
previous and proposed XOR logic gates.
그림
11. XOR 논리 게이트를 이용한 패리티 검사기 구조:
(a) Mustafa 등이 제안한 구조를 이용한 형태, (b) 그림 9(a)의 구조를 이용한 형태, (c) 그림 9(b)의
구조를 이용한 형태
Fig. 11. The geometric structure of parity finder using
XOR logic gate: (a) layout of using Mustafa et al.’s structure, (b) layout of using Fig. 9(a), and (c) layout of using Fig. 9(b).표 1에서 그림 5(c)의 회로는 기존의 것들 중 지연시간의 평가 에서 가장 우수하지만 확장성을 고려하지 않았기 때문에 제안 한 구조에 비해 확장성 측면에서 비효율적이다. 그림 5(b) 구조 는 공간적인 측면에서는 우수하지만 지연시간이 가장 많이 소 요되므로 제안한 구조에 비해 비효율적이다. 설계한 두 개의 XOR 논리 게이트 모두 구조가 단순하고 지연시간이 4 클럭 구 간이므로 다른 회로와 함께 사용할 경우 효율적이다.
설계한 XOR 논리 게이트는 다른 회로의 응용이나 확장적인
측면에서 더욱 이점을 가진다. 이에 대한 예로서 본 논문에서는
3개의 XOR 논리 게이트를 이용하여 오류 검출기[8]를 구현했
다. 그림 11(a)는 mustafa 등이 제안한 것을 이용한 구조로 서로
다른 2 종류의 XOR 논리 게이트가 사용되었다. 두 구조 중 하
나는 입력이 가운데에 있고 4클럭 구간을 소모하는 것이고, 나
머지 하나는 입력이 회로의 외부에 있어 다른 회로로부터 값을
전달받는 것은 용이하지만 8 클럭 구간을 소모하여 보다 많은
시간을 필요로 한다. 따라서 두 종류의 XOR 게이트를 이용하
여 만든 패리티 검사기는 총 12 클럭 구간을 소모한다. 회로를
구성하는 셀의 수는 145개이고 0.28
의 공간 면적을 차지한
다. 그림 11(b)와 11(c)는 본 논문에서 제안한 XOR 논리 게이트 를 이용하여 각각 설계한 패리티 검사기다. 각 XOR 논리 게이 트가 4 클럭 구간을 필요로 하므로 총 8 클럭 구간을 소모했다.
그림 11(b)를 구성하는 셀 수는 147개이고 0.26
의 면적을 차지한다. 그림 11(c)를 구성하는 셀 수는 144개이고 0.22
의 면적을 차지한다. 이러한 결과를 통해 설계한 두 개의 XOR 논리 게이트가 기존의 것에 비해 공간적, 시간적, 확장성 측면 에서 우수함을 알 수 있었다.
Ⅴ. 결 론
본 논문에서 클럭 구간 단축에 기반을 둔 다수결 게이트를 이용한 QCA 상에서의 XOR 논리 게이트를 제안했다. 제안한 XOR 논리 게이트는 기존 것들과 비교하여 시간 및 공간적인 측면에서 이점을 가진다 . 또한, 입력 셀과 출력 셀이 회로의 중 앙에 위치하지 않게 설계함으로써 다른 회로로의 확장과 응용 이 편리하다. 제안한 두 개의 XOR 논리 게이트를 기존의 것들 과 비교하기 위해 QCADesigner를 이용하여 시뮬레이션을 수 행했다. 그 결과 기존에 비해 공간 및 시간적 측면에서 우수함 을 알 수 있었고 , 확장성의 우수함을 평가하기 위해 XOR 논리 게이트를 이용한 패리티 검사기를 설계하고, 시뮬레이션을 수 행했다. 이를 통해 제안한 두 개의 XOR 게이트는 다른 회로에 대해 응용하거나 확장하는 측면에서 우수함을 알 수 있었다.
감사의 글
이 논문은 2015년도 정부(교육과학기술부)의 재원으로 한국 연구재단의 지원을 받아 수행되었으며 (No. NRF-2015R1A2A1 A15055749), 부분적으로 2015년도 정부(교육부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임 (NRF-2015R1D1 A1A01059739).
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Sandia National Laboratories, SAND2006-5990, 2006.
유 영 원 (Young-Won You)
2009년 2월 ~ 현재: 금오공과대학교 컴퓨터공학과
※ 관심분야: 정보보안, 양자 회로설계, 양자 프로토콜 설계
김 기 원 (Kee-Won Kim)
2006년 8월: 경북대학교 컴퓨터공학과 (공학박사)
2010년 9월 ~ 2012년 12월: 우석대학교 정보보안학과 겸임교수 2012년 12월 ~ 현재 : 단국대학교 융합기술대학 교수
※ 관심분야 : 정보보안, 보안프로토콜, 암호H/W, 양자 회로설계
전 준 철 (Jun-Cheol Jeon)
