솔더 접합부에 생성된 Void의 JEDEC 규격과 기계적 특성에 미치는 영향
이종근1·김광석2·윤정원3·정승부1,†
Analysis of Void Effects on Mechanical Property of BGA Solder Joint
Jong-Gun Lee1, Kwang-Seok Kim2, Jeong-Won Yoon3 and Seung-Boo Jung1,†
(2011 년 12월 19일 접수: 2011년 12월 26일 수정: 2011년 12월 28일 게재확정)
Abstract: Understanding the void characterization in the solder joints has become more important because of the application of lead free solder materials and its reliabilty in electronic packaging technology. According to the JEDEC 217 standard, it describes void types formed in the solder joints, and divides into some categories depending on the void position and formation cause. Based on the previous papers and the standards related to the void, reliability of the BGA solder joints is determined by the size of void, as well as the location of void inside the BGA solder ball. Prior to reflow soldering process, OSP(organic surface preservative) finished Cu electrode was exposed under 85
oC/60%RH(relative humidity) for 168 h. Voids induced by the exposure of 85
oC/60%RH became larger and bigger with increasing aging times. The void position has more influence on mechanical strength property than the amount of void growth does.
Keywords: Sn-3.0Ag-0.5Cu solder, Void, Solder joint, Shear force, Reliability
1. 서 론
지난 수년간 유해원소감소 및 온실가스 억제를 고려한 녹색생산기술과 관련된 관심이 높아지면서 전자 부품의 실장 기술에 있어서도 WEEE. ROHS, REACH 등 유해한 원소의 국제기준에 따라서 환경 친화적인 무연 솔더 합 금 및 표면 처리 방법에 대한 연구는 비약적으로 발전되 어왔다.1-5)
지금까지의 연구결과에 따르면 고온 솔더 합금으로는 Sn-Ag-Cu 계, 중 저온계의 솔더 합금으로는 Sn-Bi 및 Sn- Zn계가 대표적으로 산업계에서 사용되어오고 있다. 동시 에 PCB 혹은 IC 소자 전극에도 경제적이면서 신뢰성이 높은 다양한 표면처리법이 실용화 되고 있다.3-6) 그러나, 무연 솔더의 화학조성에서 Sn의 함량이 더욱 증가하였고 다양한 표면처리 방법으로 인하여 whisker, lift-off, void 등 기존의 유연 솔더를 이용한 패키징 기술에서 무시되 어 왔던 결함들이 보고되고 있다. 또한, 무연 솔더 합금 으로 대체됨에 따라 Sn과 Ag의 사용량은 증가 하고 경제 적이고 높은 신뢰성의 다양한 표면 처리방법도 주목을 받 고 있다.5-7)
특히, OSP(Organic solderability preservation)는 저렴한 가격과 간단한 표면처리공정으로 인하여 경제적인 표면 처리 방법으로 주목을 받고 있지만 전극부위와 솔더 접 합부에 생성되는 void와 관련하여 많은 문제점으로 지적 되고 있다. 현재까지 void가 발생하는 원인으로 솔더 재
료, packagin 공정상의 온도 상승과 강하 시간, 또는 플럭 스 등과 깊은 관계가 있다고 알려져 있지만, 아직도 void 발생의 정확한 메커니즘에 대한 의견은 서로 다르다. 지 금도 많은 연구자들이 void 발생의 메커니즘해석 및 제 어에 관한 연구가 수행되고 있으며, 2010년에 JEDEC에 서는 지금까지 보고된 void 발생원인과 평가방법에 대한 표준화가 진행되었다.7-12)그러나 아직도 void가 발생되는 원인 피로수명과의 상관관계에 대한 DB 및 그 신뢰성 평 가에 대한 연구는 여전히 불충분하다. 따라서 본고에서 는 2010년 10월의 JEDEC규격을 소개하고8-12) 또한 실험 적인 방법과 유한요소해석을 바탕으로 솔더 접합부에 발 생한 void의 위치 및 솔더 접합부의 피로수명에 미치는 영향에 관한 선진 연구자들의 연구결과를 종합적으로 검 토하였다.
2. Void 관련 국제 규격 및 표준화
2.1 Void 규정
BGA 솔더접합부에 존재하는 void 관련 표준 규격은 2010년 10월, JEDEC 217에 “Test Methods to Characterize Voiding in Pre-SMT Ball Grid Array Packages” 제목으로 발표되었으며 이 규정은 J-STD-609, JESD16-A, JESD47, IPC-A-610D, IPC-7095B 등 기존에 발표된 규격의 근거 와 구체적인 내용을 포함하고 있다.8) Void 종류를 타입 별로 분류하고, SMT(surface mount technology) 공정 전에
†
Corresponding author E-mail: [email protected]
특집 : 솔더접합부에 생성된 Void의 JEDEC 규격 및 기계적강도와의 상관관계
솔더가 가질 수 있는 잠재적 한계와 void 특성을 감안한 실험법 표준화를 정의하고 있으며, 이를 통한 정확한 측 정방법과 측정된 데이터 축적을 위한 가이드라인을 제시 하고 있다. 샘플은 SMD(solder mask define) 타입으로 Fig. 18)의 과정같이 제작된다.
2.2 Void 분류
JEDEC 217 규격에 따르면 솔더접합부에 발생할 수 있 는 void는 Fig. 28)와 같이 형성 위치와 그 발생원인에 따 라서 총 6가지로 분류하고 있다.
2.2.1 Macrovoid
BGA 솔더접합부에서 가장 흔히 관찰되는 void 종류로 써 솔더링 공정 중에 flux의 휘발이나 솔더 페이스트의 유기물질이 증발될 때 솔더의 표면으로 나가지 못하고 내
부에 갇히게 되면서 형성된다고 알려져 있다.9) 이러한 macrovoid는 Fig. 39)처럼 형성된 위치에 따라 솔더접합부 의 신뢰성에 미치는 영향이 달라질 수 있으며 특히, 계면 에 위치할 경우 crack의 propagation에 직접적으로 관여하 면서 접합부의 신뢰성 감소에 직접적인 영향을 미친다.
2.2.2 Planar Microvoid
Fig. 410)와 같이 솔더링 과정에서 솔더 합금과 금속간
Fig. 1. The flow diagram of BGA ball attach process.
Fig. 2. Schematic of various void types in the BGA solder joint.
Fig. 3. Cross-sectional macrographs of the solder bump with (a) large void near the substrate and (b) two medium voids near the interface
9).
Fig. 4. (a) Cross-sectional macrograph and (b) top view of solder
bumps with the planar microvoids
10).
화합물 사이의 접합계면에서 크기가 작은 일렬의 작은 void가 형성되는데 이를 planar microvoid라 한다. 특히, 이런 종류의 void는 Cu전극에 immersion silver로 표면처 리를 할 경우 copper의 거친 표면으로 인하여 불 균일한 도금이 형성된다. 초기 제품의 신뢰성에 큰 영향을 미치 지 않으나 시간의 증가와 더불어 솔더접합부의 신뢰성 감 소에 영향을 미치는 것으로 알려져있다.10) 따라서 Cu 전 극의 도금공정을 정밀제어하고 도금최적화 과정을 통하 여 planar microvoid 발생을 감소시킬 수 있다.
2.2.3 Shrinkage Void
Shrinkage void는 주로 무연솔더가 솔더링 공정중의 응 고과정을 거치면서 솔더볼 외부와 내부의 수축되는 힘의 차이로 인해 발생한다. Fig. 510)와 같이 void의 형성 위치 가 솔더와 PCB 전극 계면이 아니기 때문에 솔더 접합부 의 신뢰성에 직접적으로 영향을 미치지는 않지만, 장기 적신뢰성확보를 위해서는 작은 크기의 void라도 형성 억 제가 요구된다. 리플로우 온도 프로파일과 냉각 속도가 shrinkage void 생성에 직접적으로 연관이 있다고 보고되 고 있으므로 이들의 공정 최적화가 필요하다.10)
2.2.4 Micro-Via Void
Micro-via void는 Fig. 610)에서 알수 있듯이 솔더볼이 Cu 전극위에 위치하고 있을 때 자주 발생한다. 이는 솔더의
양이 충분하지 않거나 전극과 솔더 간의 낮은 젖음성특 성으로 인하여 micro-via 내부를 솔더가 채우지 못하여 void가 형성될 수 있다. Micro-via void는 솔더접합부의 신 뢰성감소에 매우 큰 영향을 미치므로 솔더합금에 최적의 표면처리, 플럭스 및 충분한 솔더온도제어 등으로 대부 분 제어가 가능하다. 특히 micro-via void는 대부분 계면 에 존재하기 때문에 BGA용 솔더접합부의 충격 신뢰성 약화에 직접적으로 영향을 끼치는 것으로 알려져 있다.10)
2.2.5 IMC Microvoid
IMC microvoid는 Fig. 711)과 같이 솔더와 Cu전극 사이에 형성된 Cu6Sn5 와 Cu계면에서 발생한 Cu3Sn와 Cu전극사 이에서 발생한다. 주로 솔더링 직후에는 관찰되지 않으나 장기간의 고온시효처리(High Temporature Storage Test) 혹 은주기적인 온도의 변화가 솔더부에 가해지면 생성되는 것으로 알려져 있다.11)지금도 많은연구자가다양한 표면 처리와 함께 IMC microvoid의 생성 메커니즘에 대한 연구
Fig. 5. Shrinkage voids on the solder joint of BGA package
10).
Fig. 6. Micro—via void on the solder joint of BGA package
10).
Fig. 7. BGA joint of SAC soldered to OSP Cu pads, after 2000 cycles from -25
oC to 125
oC
11).
Fig. 8. (a) Pinholes on the OSP finished Cu pad and (b) pinhole
void in the BGA solder joint
10).
가 진행 중으로 표면처리원소, 솔더합금원소의 상변태 및 확산계수의 차이로 인한 Kirkendall void 형성 과정과 깊은 관련이 있을 것으로 추측하고 있다. IMC microvoid는 접 합계면에 형성되기 때문에 솔더 접합부의 기계적 신뢰성 이 감소하며 특히, IMC로 인하여 솔더접합부의 brittle 파 괴형상과 깊은 관계가 있다고 알려져 있다.11)
2.2.6 Pinhole Void
PCB공정에서는 다양한 선택적인 에칭공정(Etching process), 도금 공정(Plating process) 및 최종적으로 세정 공정(Clean process)으로 Cu 전극을 형성한다. 이때의 공 정불량으로 Fig. 8(a)10)와 같은 pinhole은 주로 전극에 잔 존하는 화학약품으로 인하여 리플로우 공정 중에 주로 void가 형성되는 것으로 알려져 있다. Fig. 8(b)10)에서 볼 수 있듯이 IMC 내부나 계면에서도 발생하며 임계 사이 즈이상의 크기가 되면 Cu 전극 과 솔더링 공정의 젖음성 특성에도 나쁜 영향을 줄 수 있다. 솔더 내부에 발생한 void 는 솔더접합부의 피로파괴 특성에 영향을 미치게 된 다. 최적의 플럭스 선택, 에칭공정 및 도금공정의 최적화 를 통하여 pinhole void 생성은 최소화 할 수 있다.
2.3 솔더 접합부에 발생된 Void 측정 방법
IPC-7095B 규격12)에 따르면 솔더접합부에 발생한 void 의 량의 측정방법을 Fig. 98)와 같이 정의하고 있다. 즉, X- ray을 이용하여 직접적인 투과 방법으로 솔더볼 내부에 존재하는 void의 면적을 분석할 수 있고 솔더접합부내의 void의 면적 비율은 다음과 같은 식을 이용하여 계산 할 수 있다.
3차원 솔더볼을 2차원 X-ray 이미지로 관찰할 경우, 3차 원 측정 방식에 비해 2개 이상의 void가 겹쳐있거나 다수 의 void가 서로 적층으로 존재되어 있을 경우 정확한 분석 은 어렵다. 그러나 빠른 시간 내에 분석이 가능하고 경제 적인 장비 가격으로 널리 사용되고 있는 방법이다. 최근 분 석프로그램 및 3차원분석장치의 기술개발로 인하여 빠른 시간내에 더욱 간편한 방법이 제시될 것으로 생각한다.
3. 솔더 접합강도에 미치는 void의 영향 3.1 Void 수 및 그 위치에 따른 접합강도의 영향
이전에 기술한 바와 같이 발생원이 다른 다양한 종류 의 void를 정의하였지만 현실적으로 특정한 void를 포함 하는 솔더 접합부를 얻기란 쉽지 않기 때문에 아직도 그 신뢰성에 대한 date는 매우 부족한 실정이다.13-15) 따라서 전단강도에 미치는 void의 크기 및 위치에 따른 영향에 관한 신뢰성평가 방법으로 전산모사방법은 매우 유효하 다. 다음 Fig. 10과 Table 1은 void 사이즈 및 그 개수가 전 단강도에 미치는 효과를 전산모사방법으로 검토한 연구 결과다. 즉, 전산모사 방법은 임의적으로 솔더 내의 void 의 크기, 갯수 및 그 위치에 따른 접합강도의 특성변화에 대한 검토가 가능하므로 매우 유용하다. 전산모사방법으 로 검토한 전단 강도 결과값을 Fig. 11에 나타내었다. 가 장 좋은 결과는 void가 없는 상태이며 void의 숫자가 많 고 솔더부의 파괴가 발생하는 crack의 생성 위치와 void 가 근접할수록 전단 강도 값이 급격하게 하락하는 모습 을 볼 수 있다.13)
Qiang 등16) 은 Fig. 12과 같이 void의 위치및그 크기가 피로 파괴거동에 미치는 영향을 검토하고 해석였다. 이 때 void는 솔더 내에서 서로 다른 위치에 발생하고, crack 은 칩(chip)쪽에서 발생한다는 가정하였다. Void의 크기 가 작고 기판 쪽에 가까이 있을수록 피로 파괴에 대한 저 항이 증가하고, 칩쪽에서 주로 crack이 시작되고 전파되
Ratio of void area[%]= Total void area Solder ball area ×100
Fig. 9. A schematic diagram of the void measurement using 2-D transmission X-ray image of a solder ball containing voids
8).
Fig. 10. X-ray images of solder joints.
13)Table 1. Summary of void specifications
13)기 때문에 칩 쪽에 void가 있을 경우 작은 응력에서도 crack이 쉽게 발생되어 피로파괴에 대한 저항이 낮아진다 고 보고하고 있다.16)
실제 솔더링 작업과정에서 void는 위치, 크기, 개수 모두 무작위로 발생하고 솔더내부에 존재한다. 전자기기의 고 성능 및 다 기능화로 인하여 I/O 개수는 적게는 수십개에 서 많게는 수천개에로 증가하고 있고 솔더접합부의 void 는 정해진 위치와 균일한 크기로 생성되지 아니므로 시뮬 레이션을 통한 전산모사 해석방법은 매우 유용하다. Yu 등
16-17)은 접합부에 Die shear test와 같이 측면(shear direction)
에서 ±2250 N의 힘을 반복인 응력을 가하면서 솔더접합부 의 피로파괴거동을 검토하였다. 이때 파괴가 시작되고 발 생하는 부위가주로 chip 쪽이므로 chip과 접합면적을 임의 적으로 감소시켜 실험결과에 대한 재현성을 높혔다.
Table 2에서 8가지로 void의 양상을 분류하였고 이에 따
라 void가 없는 경우와 비교검토하였다. 첫째, void의 크 기에 따라 Table 2 (b), (g), (h)를 비교하면 void의 크기가 커질수록 파괴는 빨리 발생한다. 둘째, void가 1개 일 때 에는 그 위치가 달라도 Table 2의 (b), (c)에서 알 수 있듯 이 서로 큰 차이는 없다. 마지막으로 void가 2개 있을 경 우 viod위치에 따라 파괴거동은 Table 2의 (d), (e), (f)와 같이 달라진다. 예를 들어, (f)의 경우에는 낮은 파괴저항 을 나타낸다. 즉, 솔더 접합부의 접합계면과 평행하게 void가 배열되어 있다 면 파괴 저항은 감소하지만 그 이 외에서 존재하는 void는 기계적인 특성감소에 크게 영향 을 미치지 않는다.참고문헌의 내용확인바람16,17)
3.2 Void 크기에 따른 열충격 시험
Yunus등18)은 JEDEC의 -45oC-125oC과 60분/1회 조건으 로 열충격험을 실시 하면서뒤 솔더접합부의 파괴 횟수를 Fig. 13과 같이 Weibull 그래프를 통하여 분석하였다. 이 때 void는 없는 경우, 작은 void, 큰 void가 있는3가지 종 류의 구분하여 해석하였다. 큰 void기준은 솔더 내부의 void 분율이 50%이상을 의미하며 그 이하는 작은 void로 정하였다 Weibull그래프를 통하여 void가 없을 때와 작은
Fig. 11. Force-displacement curves from various cases
13)Fig. 12. The relationship between fatigue life of solder joints and the position and size of the void in solder joints.
16)Table 2. Experimental matrix for thermal aging of solder joint.
20)50 h 75 h 100 h 20 h 400 h 600 h 1000 h
100
oC √ √ √ √
200
oC √ √ √ √
150
oC √ √ √ √ √ √ √
Table 2. Numbers of cycles to failure for solder joints with and
without voids.
14)void의 경우 큰 차이를 보이지 않았으나 큰 void를 가진 솔더의 경우 열충격 시험에서 앞선 두 조건에 비하여 낮 은 파괴 저항 값을 보이는 것을 확인 할 수 있다.18)
3.3 Kirkendal void 생성
Fig. 14에 Kirkendal void의 발생과 성장기구에 관하여 고온시효실험과 같이 검토하였다. Table 2에서 알 수 있 듯이 100oC에서 200시간 이상에서 Kirkendal void가 다수 관찰된다. 고온시효시험의 온도가 상대적으로 높고 시간 이 길수록 Cu6Sn5가 우선적으로 형성되고 Cu6Sn5와 Cu 계면에서 Cu3Sn 가 연속적으로 발생한다. 이때 Cu3Sn IMC 층과 Cu 전극 사이에서 Kirkendal void가 생성된다 고 보고하고 있다.19-22)
3.4 Void와 기계적인 강도값의 상관관계
Fig. 15은 항온·항습처리 전·후 및 시효처리 시간에 따른 전단응력 값의 변화를 나타내고 있다. 항온·항습 처리와 상관없이 시효처리 시간이 증가할수록 전단응력
값은 감소하는 경향을 보였다. 특히 시효처리의 초기 7일 에서 접합강도는 급격하게 감소하고 있다. 그러나 항온·
항습처리 유무에 따라 감소율은 각각 11.62%, 17.28%로
Fig. 13. Weibull plot of failures on 48 I/O, 0.8 mm, flex CSP
18)Fig. 14. Evolution of interfacial structure with aging temperature and time on PWB side. The small dots are Kirkendall voids. Aging temperature: Upper row - 100
oC, middle row - 125
oC, lower row - 150
oC.
20)Fig. 15. Variations of the shear force with aging time; (a) not subjected to the TH test and (b) subjected to the TH test.
23)Fig. 16. Cross-section SEM images before shear testing, schematic diagrams of the fracture modes and SEM images of the fracture surfaces after shear testing (aging conditions;
170
oC, 30days).
23)그 값의 차이는 나타나고 있으나 시효처리시간이 증가하 여도 접합강도의 감소는 매우 적다. 즉, 항온·항습으로 처리로 인하여 OSP처리된 Cu 전극에 증가된 void량은 솔 더 접합강도의 감소에 영향을 미치지 않다 는 것을 알 수 있다.23)
앞서 살펴본 기계적 특성 변화를 분석하기 위하여 솔더 접합부의 파단면을 FE-SEM으로 관찰하였다. Fig. 16에서 확인할 수 있듯이 Cu 전극을 항온·항습처리 하였을 경 우 계면의 void에 따라 전단 시험 이후의 솔더 접합부 파 단면에서 더 많은 void가 관찰되었다. 즉, JEDEC규격에서 정의하고 있듯이 planar microvoid나 IMC microvoid와 같 은 종류이며, OSP표면 처리된 Cu 전극 부분이 항온·항 습 분위기에 노출되어 void가 형성된 것으로 사료된다.
Fig. 15와 같이 전체적으로 항온·항습처리 전.후의 접합 강도변화를 볼 때 void가 BGA 솔더 접합부의 전단 응력 감소에는 나쁜 영향을 미치지 않는 것을 알 수 있다.23-25)
3.4 솔더접합부의 TEM 관찰 및 분석
Fig. 17에서 순수한 Sn 과 SnBi 솔더 간의 OSP 처리된 Cu 전극과의 접합을 TEM으로 관찰하였다. SnBi 솔더와 OSP 처리된 Cu전극과의 접합계면에서는 Cu6Sn5아래 Cu3Sn IMC 층이 형성되어있고 주로 Cu3Sn 와 Cu와의 접 합계면에서 void가 발견되고 있다. Fig. 17의 c)와 d)와 같
이 pure Sn과 OSP처리된 Cu전극의 접합 계면이 구성되 어 있는 경우에는 솔더 접합 계면에는 Cu6Sn5 IMC 층이 주로 형성되므로 void의 생성과 성장을 제어할 수 있다 고 주장하고 있다. 26-31)
4. 결 론
현재 널리 사용되고 있는 무연솔더 BGA접합부에 발생 된 void와 기계적인 접합강도와의 상관관계에 대하여 많 은 의문을 가지고 있다. 따라서, 2010년에 10월의 JEDEC 규격에 정의된 void의 발생원인을 소개하고 선진연구자 들이 보고한 대표적인 솔더접합강도와 void의 상관관계 를 검토하였다.
2010년에 보고된 JEDEC 217 표준규격에서 void의 발 생원인과 종류를 총 6가지로 정의하였고 그 측정 방법의 가이드라인을 제시하고 있다. 즉, 무연솔더합금적용 할 때 솔더접합부에 발생 할 수 있는 void의 발생원인과 그 종류는 매우 다양하다.
2) Void 발생의 주요 원인으로는 솔더 재료, 서로 다른 표면처리방법, 플럭스의 종류 및 방법, 또는 packaging reflow 온도 profile 등이 보고되고 있으나 void의 형성 메 커니즘에 대한 정확한 해석은 아직도 진행 중에 있다.
3) OSP 표면 처리된 Cu 전극을 항온ㆍ항습처리 후 열 처리를 진행하면 솔더접합계면에는 void가 발생하고 성 장하지만 기계적 특성에는 나쁜 영향을 미치지 않는다.
4) 그러나 임계사이즈 이상으로 성장한 void를 포함한 솔더와 그 void가 접합계면과 수평방향으로 평행하게 존 재하는 경우에는 기계적 피로특성에 나쁜 영향을 미친다.
5) 솔더 접합부에 형성되어 존재하는 void의 크기는 그 사이즈가 submicron 에서 수십 µm로 매우 다양하므로 분 석장비를 이용한 분석 및 시각적으로 판단하기는 쉽지 않 다. 따라서, soft program을 이용한 간접적인 해석방법은 전자패키지의 void와 같은 결함이 존재하는 접합 계면 내 에서의 기계적, 전기적인 특성을 평가하는 방법으로 매 우 유용할 것으로 사료된다.
감사의 글
본 연구의 일부는 지식경제부 산업원천기술개발사업 (Project No. 10030049)으로 수행되었으며 이에 감사드립 니다.
참고문헌
