ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)
광대역 주입동기식 주파수 분주기 기반 40 GHz CMOS PLL 주파수 합성기 설계
Design of a 40 GHz CMOS Phase-Locked Loop Frequency Synthesizer Using Wide-Band Injection-Locked Frequency Divider
남 웅 태․손 지 훈․신 현 철 Woongtae Nam․Jihoon Sohn․Hyunchol Shin
요 약
본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에 서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대 역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하 였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9～45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.
Abstract
This paper presents design of a 40 GHz CMOS PLL frequency synthesizer for a 60 GHz sliding-IF RF transceiver. For stable locking over a wide bandwith for a injection-locked frequency divider, an inductive-peaking technique is employed so that it ensures the PLL can safely lock across the very wide tuning range of the VCO. Also, Injection-locked type LC-buffer with low-phase noise and low- power consumption is added in between the VCO and ILFD so that it can block any undesirable interaction and performance degradation between VCO and ILFD. The PLL is designed in 65 nm CMOS precess. It covers from 37.9 to 45.3 GHz of the output frequency.
and its power consumption is 74 mA from 1.2 V power supply.
Key words: mm-Wave, PLL, Frequency Synthesizer, Wide Locking Range ILFD, Inductive-Peaking Technique
「본 연구는 2016년도 미래창조과학부 정보통신기술진흥센터의 지원(No. R7119-16-1009, 하베스트 에너지 기반 IoT 디바이스를 위한 지능형 반도체 핵심기술 개발) 및 2014년도 광운대학교 교내학술연구비 지원으로 수행되었음.」
광운대학교 전파공학과(Department of Wireless Communications Engineering, Kwangwoon University)
․Manuscript received May 9, 2016 ; Revised August 1, 2016 ; Accepted August 3, 2016. (ID No. 20160509-053)
․Corresponding Author: Hyunchol Shin (e-mail: [email protected])
Ⅰ. 서 론
5G 및 IoT(Internet of Things) 무선통신 후보대역중 하 나인 60 GHz 대역 RF 송수신기는 일반적으로 직접 변환 (direct-conversion) 방식과 슬라이딩-IF(sliding-IF) 방식을
사용한다. 이중에서 직접 변환 방식[1]～[3]은 DC 오프셋, I/Q 부정합, LO 피드스루(feed- through)와 같은 단점들이 존재한다. 따라서 그러한 문제점들을 회피함과 동시에, 상대적으로 낮은 출력 주파수와 작은 KVCO로 설계할 수 있는 슬라이딩-IF 구조[4]～[6]가 더욱 선호된다.
요하다. 이때 가장 높은 동작 주파수로 동작하는 전압 제 어 발진기(Voltage-Controlled Oscillator: VCO)와 이 출력 신호를 입력으로 받는 주파수 분주기단의 첫 번째 주파 수 분주기의 설계가 매우 중요하다. 일반적으로 RF PLL 에서는 높은 동작 주파수를 장점으로 갖는 전류모드 로 직(Current-Mode Logic: CML) 주파수 분주기나 주입동기 식 주파수 분주기(Injection-Locked Frequency Divider:
ILFD)가 많이 사용된다. 이 중에서는 낮은 위상잡음과 전 력 소모 그리고 큰 출력 스윙 성능을 보여주는 LC 기반 ILFD가 더 유리하다. 하지만 LC 기반 ILFD는 매우 협소 한 동기 범위를 갖는다는 것이 단점이다.
LC 기반 ILFD의 단점인 협소한 동기 범위 문제를 극 복하기 위하여, 전압 제어 발진기와 ILFD의 제어 전압 노 드를 서로 연결함으로써 동시에 주파수를 조절하는 동시 조절(simultaneous tuning) PLL이 발표되었다[5],[8]. 하지만 동시 조절 PLL의 구조는 그림 1과 같이 전압 제어 발진 기의 주파수 특성 곡선이 ILFD 동기 범위를 벗어나게 될 경우, 동기가 불가능할 수 있다는 문제점을 갖고 있다. 따 라서 이러한 문제점들을 피하기 위하여 동시 조절 기법
(a) (b) (c) 그림 1. 동시 조절 ILFD가 사용된 PLL에서 동기를 실패
한 경우들, (a) ILFD의 비선형적인 동기 범위, (b) KVCO>KILFD(또는 KVCO<KILFD), (c) KVCO가 ILFD 의 동기 범위를 벗어난 경우
Fig. 1. The cases of lock fail in the PLL using simulta- neous tuned ILFD, (a) Non-linear locking range of the ILFD, (b) KVCO>KILFD(or KVCO<KILFD), (c) When KVCO is get out the locking range of the ILFD.
본 논문에서는 인덕티브 피킹 기법을 이용한 넓은 동 기 범위 ILFD를 제시하고, 이를 적용한 40 GHz 대역 CM- OS PLL 주파수 합성기 설계에 대하여 기술한다.
Ⅱ. 회로설계
그림 2는 본 논문에서 제안하는 40 GHz PLL 주파수 합성기의 구조이다. 본 논문에서 다룰 주파수 합성기는 Type-II 3차 전하펌프 PLL이며, 65 nm CMOS 공정으로 설계되었다. 60 GHz 슬라이딩-IF RF 송수신기에 필요한 40 GHz 전압 제어 발진기 주파수(fLO1)와 ILFD에 의하여 2분주된 20 GHz 주파수(fLO2)를 동시에 출력하는 구조이 다. 그림 3은 ILFD에 전압 제어 발진기의 신호를 인가하 는 방법들을 보여준다. 그림 3(a)는 커플링 커패시터를 통 하여 ILFD에 인가하는 방법이다[5],[7],[9]
. 이 방법을 이용하 여 충분한 크기의 전압 제어 발진기 출력을 ILFD에 인가 하기 위해서는 ILFD의 입력 커패시터 값의 수배에 해당 하는 커플링 커패시터 값이 필요하다. 이는 전압 제어 발 진기에 대해 높은 커패시터 부하를 야기하므로 전압 제 어 발진기의 출력 주파수 변화범위가 제한되는 문제가 발생하며, 또한 추가적으로 바이어스 전압을 공급해야 하 는 문제가 있다. 이러한 이유들로 인하여 그림 3(b)와 같 이 전압 제어 발진기와 ILFD 사이에 버퍼를 위치시키고, 전압 제어 발진기의 출력을 버퍼를 거쳐 ILFD 입력 단에 주입하는 방법이 선호된다[6],[8],[10]
버퍼는 전압 제어 발진 기와 ILFD 상호간에 발생할 수 있는 간섭을 차단할 수 있
그림 2. 제안된 40-GHz PLL 구조 Fig. 2. Proposed 40-GHz PLL architecture.
(a) (b)
그림 3. ILFD에 전압 제어 발진기 출력을 주입하는 방법, (a) 커플링 커패시터를 통해 주입, (b) 버퍼를 통 해 주입
Fig. 3. Ways of injection of the VCO output into the IL- FD, (a) through coupling capacitor between the VCO and the ILFD, (b) through a buffer cell.
다는 장점을 가지며, 본 논문에서는 주입동기식 버퍼(IL- Buffer)를 설계하여 전압 제어 발진기와 ILFD 사이에 적 용함으로써 위의 문제를 극복하도록 하였다.
2-1 전압 제어 발진기와 주입동기식 버퍼
그림 4는 전압 제어 발진기와 주입동기식 버퍼의 회로 도를 보여준다. 그림 4의 좌측 회로는 전압 제어 발진기 의 회로도이고, 교차 결합 NMOS 부성-gm 구조로 설계하 였다. 배랙터와 4-bit 캐패시터 뱅크로 출력 주파수를 조 정하며, VCO의 주요 성능 요소 중의 하나인 잡음 특성 향상을 위하여 4-bit으로 조절 가능한 바이어스 저항 R1[3:0]를 이용하여 바이어스 전류를 조정한다. 그림 5는 전압 제어 발진기의 출력 주파수 범위이다. 배랙터 조정
그림 4. 40 GHz 전압 제어 발진기와 주입동기식 버퍼 회 로도
Fig. 4. 40 GHz VCO and the IL-buffer schematic.
그림 5. 전압 제어 발진기의 출력 주파수 범위
Fig. 5. Output frequency range of the VCO.
그림 6. 위상 잡음(Vtune=0.6 V, @1 MHz) Fig. 6. Phase noise(Vtune=0.6 V, @1 MHz).
전압(Vtune)과 4-bit 캐패시터 뱅크를 모두 조정하여 얻은 주파수 범위는 약 38～45 GHz이다. 그림 6은 전압 제어 발진기의 위상 잡음 시뮬레이션 결과이며, 모든 캐패시터 뱅크 코드에 대한 결과 그래프이다. 1 MHz 오프셋에서 약 —96.5～—93 dBc/Hz의 위상 잡음을 보여준다. 그림 4 의 우측 회로는 주입동기식 버퍼의 회로도이다. 일반적인 LC-발진기 구조를 사용하며, 전압 제어 발진기와 동일한 교차결합 NMOS 구조이다. 따라서 발진기가 버퍼의 역 할을 수행하기 위해서는 주입동기식 버퍼의 발진 주파수 를 전압 제어 발진기의 출력 주파수에 동기시키는 것이 필요하다. 이를 위해 이를 위해 전압 제어 발진기의 출력 신호를 전달받을 수 있는 입력 MOSFET를 그림 4의 M5,6 과 같이 적용했다. 또한, 전압 제어 발진기의 출력 주파수
조를 갖고 있어 좋은 대칭성(symmetry)을 확보 할 수 있 다는 장점이 있고, 전력 소모가 낮은 이점이 있다. 주입동 기식 버퍼는 전압 제어 발진기와 완벽하게 동기 되기 때 문에, 주입동기식 버퍼의 자체 성능에 크게 영향을 받지 않는 장점이 있다. 주입동기식 버퍼의 출력이 Single- Ended로 연결하는 것을 고려하여 부하의 대칭성을 위하 여 MOSFET M7을 더미(Dummy) 소자로 추가하였다.
그림 7의 그래프는 주입동기식 버퍼의 입력 MOSFET M5,6의 크기와 코어 MOSFET M3,4의 크기 비율에 따른 영향을 보여준다. 그래프에서 볼 수 있듯이, M5,6의 크기 가 커질수록 전압 제어 발진기에 동기 가능한 ILFD의 동 기 범위가 넓어진다. 따라서 M5,6의 크기가 커질수록 버 퍼가 앞 단의 신호를 안정적으로 버퍼링할 수 있다. 하지 만 크기가 큰 M5,6의 게이트 커패시턴스는 앞 단의 전압 제어 발진기에게 큰 커패시터 부하로 작용된다. 따라서 전체적인 전압 제어 발진기의 출력 주파수 범위의 감쇄 및 주파수 조정 범위가 축소된다. 따라서 적절한 비율 선 택이 필요하며, 본 논문에서는 주입동기식 버퍼의 입 력 MOSFET의 Width W5,6와 W3,4를 1:1 비율로 설계하
그림 7. 주입동기식 버퍼의 입력 MOS 크기(W5, 6)와 코 어 MOS 크기(W3, 4)의 비에 따른 VCO 주파수 감쇄와 동기 범위
Fig. 7. VCO freq. reduction and locking range for ratio of input MOS size(W5, 6) and core MOS size(W3, 4) of the IL-buffer.
그림 8은 ILFD의 회로도를 보여준다. ILFD 또한 자가 발진하는 LC-발진기와 같은 구조로서 NMOS 교차결합 구조에 기반을 둔다. 그리고 레이아웃 기생성분으로 인한 전체적인 주파수 대역의 이동을 고려하여 5-bit 캐패시터 뱅크를 적용하였다. 그리고, 2분주기로서 동작하기 위한 공통 모드 주입(Common-mode Injection) MOSFET M3가 삽입되었다. M3의 사이즈는 ILFD의 동기 범위와 연관이 있지만, 앞 단에 위치하는 주입동기식 버퍼의 커패시터 부하로 작용되기 때문에 적절한 크기 선택이 필요하다.
LC-ILFD의 큰 단점인 협소한 동기 범위를 극복하기 위하 여 M3(Injection-FET)의 소스와 드레인 노드에 직렬 인덕 터(Lp)를 삽입하는 인덕티브 피킹 설계 기법을 적용하였 다[12],[13].
인덕티브 피킹 설계기법이 적용된 ILFD의 동기 범위 는 M3의 기생 커패시턴스와 Lp간의 공진주파수에 영향 을 받는다. 그림 9는 Lp 값에 따른 ILFD의 동기 범위 변 화를 보여준다. M3의 기생 커패시턴스는 고정되어 있기 때문에 Lp 값에 따라 ILFD의 동기 범위가 변하는 걸 확 인할 수 있다. 본 설계에서는 Lp를 2 nH로 선택하였다.
그림 10은 인덕티브 피킹 설계기법 적용 여부에 따른
그림 8. 20 GHz ILFD 회로도 Fig. 8. 20 GHz ILFD schematic.
그림 9. Lp 값에 대한 동기 범위 변화
Fig. 9. Locking range of the ILFD with different Lp value.
그림 10. ILFD 입력 감도 곡선
Fig. 10. Input selectivity curve of the ILFD.
ILFD의 입력 감도(input sensitivity) 시뮬레이션 결과이다.
2 nH의 Lp와 주입동기식 버퍼 출력신호의 진폭이 약 600 mV일 때, 인덕티브 피킹 설계기법을 적용한 ILFD는 그 렇지 않은 ILFD에 비해 동기 범위가 약 4배 증가한 것을 확인할 수 있다.
2-3 분주기단과 전하펌프
그림 11은 ILFD의 출력 신호가 연결되는 분주기단의 구조이다. 본 논문에서 제안하는 분주기단의 구조는 ILFD의 출력을 인가 받는 3단 전류모드 로직 분주기와 PLL의 총 분주 비를 조정할 수 있는 펄스 스왈로우 카운
그림 11. 분주기단 구조 Fig. 11. Divider chain structure.
터(pulse-swallow counter)로 나눌 수 있다.
정수형 주파수 합성기의 출력 주파수는 분주기단의 분 주 비(N)에 따라 결정된다. 주파수 합성기의 분주 비(N)을 조정하기 위해서는 일반적으로 펄스 스왈로우 카운터 구 조의 프로그래머블 카운터(programmable counter)가 사용 되지만, 디지털 로직 셀들로 구성된 프로그래머블 카운터 로는 ILFD의 높은 출력 주파수(fLO2) 신호를 바로 분주할 수 없다. 따라서 먼저 fLO2는 프로그래머블 카운터가 동작 할 수 있는 충분히 낮은 대역의 주파수로 분주되어야 한 다. 이를 위해 고속 동작에 유리한 전류모드 로직 분주기 를 3단으로 구성하여 fLO2를 분주하였다. 그리고 뒷단에 위치하는 펄스 스왈로우 카운터의 A[5:0]과 B[3:0]을 조정 하여 분주기단의 총 분주 비(N)를 조정하였다.
이 후 PFD(Phase Frequency Detector)는 분주기단의 출 력 fDIV의 위상과 기준 주파수 클락(Reference Frequency Clock)의 위상을 비교한다. PFD는 D-플립플롭과 AND 게 이트를 이용한 전형적인 구조로 설계되었다. PFD의 위상 비교 출력은 전하펌프(charge-pump)를 동작시켜 PLL을 동기시킨다. 그림 12는 설계된 전하펌프의 회로도이다.
전하펌프의 기준 전류(reference current)는 기준 전류원 IREF [2:0]를 통하여 조정될 수 있다. 또한, MOSFET의 채널길 이 변조(Channel Length Modulation)으로 인한 Up, Down 전류 간의 부정합 문제를 해결하기 위하여 OP-AMP(A0) 를 이용하였다. 그리고 전하 공유(charge sharing)과 전하 주입(charge injection) 문제를 완화하기 위하여 M1, M2의 드레인 노드에 M10, M11을 적용하였다. PLL의 동기 여부 는 VCO의 Vtune 노드 전압 변화로 알 수 있으며, 그림
그림 12. 전하펌프 회로도 Fig. 12. Charge-pump schematic.
그림 13. 과도상태 락킹 시뮬레이션 결과
Fig. 13. Transient locking simulation result.
그림 14. 칩 레이아웃과 현미경사진
Fig. 14. Chip layout microphotograph.
있다.
그림 14는 65 nm CMOS 공정으로 설계된 PLL의 레이 아웃과 제작된 칩의 현미경 사진을 보여준다. 조정 가능 한 Switched On-chip 루프필터(100～500 kHz)를 설계했다.
칩 좌측엔 외부 SPI(Series Peripheral Interface) 조절 패드, 하단엔 RF 출력 패드가 위치하며, 패드를 제외한 칩 면적 은 1.0⨉1.1mm2이다.
Ⅲ. 결 론
광대역 CMOS 40 GHz PLL 주파수합성기가 설계되었 다. 광대역에서의 안정적인 동작을 위하여 인덕티브 피킹 설계기법을 이용한 넓은 동기 범위 ILFD를 설계하였고, 전압 제어 발진기와 ILFD 사이의 원치 않는 간섭을 없애 기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 65 nm CMOS 공정을 이용하여 설계된 주파수 합성기의 출 력 주파수 범위는 37.9～45.3 GHz이고, 칩 전체 전류 소모 는 1.2 V, 전원 전압에서 74 mA이다.
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Tech. Papers, pp. 544-545, 2007.
남 웅 태
2014년 2월: 광운대학교 전자융합공학과 (공학사)
2014년 3월～현재: 광운대학교 전파공학 과 석사과정 재학중
[주 관심분야] CMOS Frequency Synthe- sizer
손 지 훈
2010년 2월: 광운대학교 전파공학과 (공 학사)
2010년 3월～현재: 광운대학교 전파공학 과 석박통합과정 재학중
[주 관심분야] CMOS Frequency Synthe- sizer
년 2월: 한국과학기술원 전기 및 전자 공학과 (공학석사)
1998년 2월: 한국과학기술원 전기 및 전자 공학과 (공학박사)
1997년 4월～1997년 10월: 독일 Daimler- Benz Research Center 연구원
1998년 1월～2000년: 삼성전자 System LSI 선임연구원 2000년 4월～2002년 4월: 미국 UCLA 박사 후 연구원 2002년 5월～2003년 8월: 미국 Qualcomm 선임연구원 2010년 8월～2011년 8월: 미국 Qualcomm Corporate R&D Visi-
ting Faculty
2003년 9월～현재: 광운대학교 전파공학과 교수
[주 관심분야] RF/Analog/Microwave CMOS Integrated Circuits and System
