http://dx.doi.org/10.5369/JSST.2019.28.4.240 pISSN 1225-5475/eISSN 2093-7563
2 GHz 8 비트 축차 비교 디지털-위상 변환기
심재훈+
A 2-GHz 8-bit Successive Approximation Digital-to-Phase Converter
Jae Hoon Shim+
Abstract
Phase interpolation is widely adopted in frequency synthesizers and clock-and-data recovery systems to produce an intermediate phase from two existing phases. The intermediate phase is typically generated by combining two input phases with different weights.
Unfortunately, this results in non-uniform phase steps. Alternatively, the intermediate phase can be generated by successive approx- imation, where the interpolated phase at each approximation stage is obtained using the same weight for the two intermediate phases.
As a proof of concept, this study presents a 2-GHz 8-bit successive approximation digital-to-phase converter that is designed using 65- nm CMOS technology. The converter receives an 8-phase clock signal as input, and the most significant bit (MSB) section selects four phases to create two sinusoidal waveforms using a harmonic rejection filter. The remaining least significant bit (LSB) section applies the successive approximation to generate the required intermediate phase. Monte-Carlo simulations show that the proposed converter exhibits 0.46-LSB integral nonlinearity and 0.31-LSB differential nonlinearity with a power consumption of 3.12 mW from a 1.2-V sup- ply voltage.
Keywords: Digital-to-phase converter, Phase interpolation, Successive approximation, Frequency synthesizer, Clock and data recovery
1. 서 론
디지털-위상 변환기는 디지털 입력 코드에 따라 다양한 위상 을 갖는 신호를 발생시키는 회로로서, 서로 다른 위상을 갖는 두 입력 신호를 보간하여 새로운 위상을 갖는 신호를 생성한다.
최근 주파수 합성기나 클럭 데이터 복원 회로 등을 구현할 때 아날로그 회로는 최소한으로 사용하고 주로 디지털 회로를 이 용하여 구현하는 방식이 주목을 받고 있다 [1-4]. 디지털-위상 변환기는 이러한 디지털 집약형 구조에서 핵심적인 역할을 하 는 부품이다.
위상을 보간하는 방법은 여러 가지 방식이 있을 수 있으나 대 표적인 방식은 Fig. 1(a)와 같이 두 입력 신호에 서로 다른 가중
치를 두어 더하는 것이다[3,5]. 두 입력 신호 P1, P2가 같은 진 폭을 갖는 정현파이고 위상차가 θ라고 했을 때, P1에 α의 가중 치를 두고 P2에 1−α의 가중치를 두어 더하면, 새로운 신호 Q 가 P2와 이루는 위상차 φ는 Fig. 1(b)에 보인 바와 같이 다음과 같이 주어진다.
(1)
식 (1)에서 α와 φ의 관계가 선형적이지 않다는 것을 쉽게 알 수 있다. 실제로 θ가 90도일 때 α의 값을 0에서 1까지 변화시켜 가며 φ의 값을 그려 보면 Fig. 2와 같이 된다. 동일한 위상 간 격의 φ를 얻기 위해 디지털 코드에 따라 α의 값을 비선형적으 로 매핑할 수 있으나, 이는 하드웨어가 매우 복잡해지고 칩 면 적이 커지는 결과를 초래한다[6].
식(1) 또는 Fig. 2에서 α의 값이 1/2일 때는 θ의 값에 상관 없 이 φ는 θ의 1/2이 된다. 이를 활용하여 Fig. 3과 같은 토너먼트 방식의 위상 보간을 할 수 있다[7]. θ의 값을 순차적으로 1/2씩 나눠서 여러 중간 단계의 위상을 생성해 내고 이 중에서 원하 는 위상을 멀티플렉서(Multiplexer, MUX)로 선택하는 방식이다.
그러나 원하는 위상 보간의 비트 수가 늘어날수록 하드웨어의 크기가 기하 급수적으로 늘어나는 문제가 있다. 하지만 Fig. 3
φ α θ sin 1 – α α + cos θ ---
1
tan
–=
경북대학교 전자공학부(School of Electronics Engineering, Kyungpook National Unversity)
80 Daehakro, Bukgu, Daegu, 41566, Republic of Korea
+Corresponding author: [email protected]
(Received: Jun. 21, 2019, Revised: Jul. 2, 2019, Accepted: Jul. 3, 2019)
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의 MUX에 입력 되는 여러 출력 위상들은 항상 필요한 것이 아 니라 특정 시각에 하나의 위상만 필요한 경우가 대부분이므로, 하드웨어의 개수를 줄이기 위해서 Fig. 4와 같이 MUX를 위상 보간기 사이 사이에 둔 구조를 사용하는 것이 바람직하다[7].
Fig. 4 의 구조에서 각 단의 두 입력 위상 신호가 정현파일 때 는 정확한 1/2 위상 보간이 되지만, 구형파일 경우 위상 오차가 발생한다[6,8]. 그런데 링 발진기를 사용하는 주파수 합성기 등 에서는 클럭 신호가 구형파에 가까운 형태로 나오기 때문에 Fig.
4 의 구조를 바로 사용할 수가 없다. 본 논문에서는 구형파 형태 의 입력 신호를 고조파 제거 필터를 이용하여 정현파 신호로 변 환 후 축차 비교 방식으로 위상 보간을 수행하는 디지털-위상 변환기를 제시한다.
2. 제안하는 디지털-위상 변환기 회로
2.1 전체 구조
Fig. 5 는 제안하는 디지털-위상 변환기의 전체 구조이다. 45도 간격의 위상 차이를 갖는 여덟 개의 구형파 신호를 입력으로 받 는다. MSB 부분에서는 입력 디지털 코드 SW 중 상위 3비트를 이용하여 여덟 개의 위상 신호 중 두 개의 인접한 위상 신호를 선택한다. 예를 들어 Fig. 6에서 상위 3비트의 값이 “000”이면 P0, P45를 선택하고, “001”이면 P45, P90을 선택하는 방식이다.
LSB 부분에서는 이렇게 선택한 두 위상 신호를 이용하여 축차 비교 방식으로 위상을 보간한다. 그런데 앞에서 설명한 바와 같 이 위상 보간이 정확하게 이루어지기 위해서는 입력 위상 신호 가 정현파이어야 한다. 따라서 구형파로부터 정현파에 가까운 파형을 만들어내기 위해 구형파의 고조파 성분을 제거할 필요 가 있다. Fig. 7의 위상 벡터 다이어그램을 보면, 45도 간격의 Fig. 1. Concept of phase interpolation
Fig. 2. Nonlinearity of phase interpolation
Fig. 3. Tournament-style phase interpolation.
Fig. 4. Successive approximation phase interpolation.
신호 세 개를 1: :1의 비율로 더할 경우 기본 주파수 성분은 유지가 되지만, 3차 및 5차 고조파 성분은 상쇄되어 없어짐을 알 수 있다[6]. 따라서 Fig. 5와 같이 여덟 개의 위상 신호 중 네 개의 인접한 위상 신호를 선택하고 이 중 인접한 세 개의 신 호끼리 적절한 가중치를 이용하여 더함으로써 정현파에 가까운
신호를 만들어낼 수 있다. 이렇게 만들어진 두 개의 정현파 위 상 신호는 다음과 같이 LSB 부분에서 순차적으로 처리된다.
LSB의 i번째 단에 입력 되는 두 위상 신호를 S
i1, S
i2라 할 때, 그 단에 입력 되는 디지털 코드 값 SW에 따라 다음 단의 두 입 력 위상 신호 S
(i+1)1, S
(i+1)2는 식 (2)와 같이 정해진다.
(2)
2.2 아날로그 MUX 및 고조파 제거 필터
Fig. 8 은 아날로그 MUX 및 고조파 제거 필터의 회로 구조를 보이고 있다. 아날로그 MUX는 디지털 인버터 회로를 병렬로 연결하여 구현된다. 고조파 제거 필터의 세 입력 중 의 가 중치를 갖는 입력에는 8:1 MUX가 연결되고, 나머지 두 입력에 는 4:1 MUX가 연결된다. 여덟 개의 입력 위상 신호 각각은 8:1 MUX 와 두 개의 4:1 MUX 중 하나에 연결된다. 고조파 제거 필 터의 세 입력 신호는 RC 저역 통과 필터에 의해 더해지고 그 로 인해 입력 신호들의 3차 및 5차 고조파는 제거 되지만 7차 및 9차 고조파는 남는다[6]. 7차 및 9차 고조파는 기본 주파수에서 멀 리 떨어져 있고 그 크기 또한 크지 않기 때문에 추가적인 RC 필터를 이용하여 쉽게 제거할 수 있다. 그러나 입력 위상 신호 의 주파수가 낮아질 경우 7차 및 9차 고조파가 RC 필터에 의 해 충분히 제거되지 않을 수 있는데 이런 경우를 위해 커패시 터를 가변형으로 구현한다. 전압 제어 발진기(VCO)에서 위상 신호들을 만들어 낼 경우에는 VCO의 제어 전압이 RC 필터의 커패시터 값을 제어하도록 구현할 수도 있을 것이다.
Fig. 5 에서는 두 개의 고조파 제거 필터가 필요하다. 따라서 Fig. 8 의 아날로그 MUX 및 고조파 제거 필터 두 개를 사용 하되, 두 번째 아날로그 MUX 및 고조파 필터에는 여덟 개의 2
S
(i 1+ )1S
i1S
i1+ S
i2( ) 2 ⁄
⎩ ⎨
= ⎧ if SW = 1 if SW = 0 ′
S
(i 1+ )2( S
i1+ S
i2) 2 ⁄ S
i2⎩ ⎨
= ⎧ if SW = 1 if SW = 0
2 Fig. 5. Overall structure of the digital-phase converter
Fig. 6. Phase selection octant.
Fig. 7. Principle of harmonic rejection.
위상 신호를 하나씩 이동하여 입력함으로써 Fig. 5의 MSB 부 분을 구현한다.
2.3 위상 보간기
LSB 부분의 위상 보간기(Fig. 5의 PI)는 식 (2)의 연산을 수 행한다. PI는 두 위상 신호의 중간값의 위상을 갖는 신호를 생 성해야 한다. 또한 입력 디지털 코드에 따라 다음 단에 전달되 는 신호를 선택해야 한다. 따라서 PI 또한 Fig. 9와 같이 아날 로그 MUX와 가산증폭기 회로로 구성된다. 가산증폭기는 인버 터 기반의 증폭기를 병렬로 연결하여 구현한다. PI는 입출력 신 호 모두 정현파의 형태이므로 가산증폭기의 전압이득은 1에 가 까워야 한다. 이를 위해 인터버 증폭기 출력 노드에 다이오드- 연결된 MOSFET을 연결하여 구현한다.
적인 비선형성이 나타나는 이유는 Fig. 9의 PI에서 생성하는 두 출력 신호의 진폭이 달라지기 때문이다. PI의 두 입력 위상 신 호의 크기가 같다면 식 (2)에 의해 만들어진 두 출력 위상 신호 의 위상 차이는 입력 위상 차이의 정확히 반이 된다. 하지만 두 출력 위상 신호의 크기는 달라진다. 서로 다른 위상을 갖는 신 호를 더하여 평균을 내면 원래 신호보다 크기가 작아지기 때문 이다. 이로 인해 다음 단의 PI에는 서로 다른 크기의 위상 신호 가 입력되고 따라서 입력 위상차를 정확히 반으로 나눌 수 없 다. Fig. 10에는 이로 인해 발생하는 INL, DNL의 효과를 함께 표시하였다. SPICE 시뮬레이션 결과는 설계된 디지털-위상 변 환기의 위상 해상도가 실제로 8비트임을 보여 준다. 하지만, 만 약 더 높은 해상도가 필요한 경우에는 Fig. 9의 가산증폭기에 출력 신호의 진폭을 일정하게 유지시키는 기능이 추가되어야 할 것으로 예상된다. 구체적으로 가산증폭기의 출력을 첨두치 검출 기(Peak Detector)에 연결하여 출력의 진폭을 측정하고, 이를 원 하는 진폭과 비교한 후, 피드백을 통해 가산증폭기의 전압 이득 을 조절하는 것이 가능하다.
Fig. 8. Analog MUX and harmonic rejection filter.
Fig. 9. The phase interpolator consisting of analog MUX and
inverter-based summing amplifiers.
설계된 디지털-위상 변환기의 성능이 공정 변화에 얼마나 영 향을 받는지 보기 위하여 Monte Carlo 시뮬레이션을 수행하였 다(Fig. 11). DNL의 평균값은 0.31 LSB이고 표준 편차는 약 0.04 LSB이다. 공정 변화에도 불구하고 8비트의 해상도를 충분히 높 은 수율로 달성할 수 있을 것으로 예상된다.
제안한 디지털-위상 변환기는 축차 비교 방식으로 여러 단을 거쳐 위상을 보간하기 때문에 출력 위상이 바뀌는 데 시간이 오 래 걸릴 수 있다는 우려가 있다. Fig. 12는 출력 위상이 180도 바뀌는 과정을 보인 것이다. 1.5 ns 이내에 출력 위상이 안정화 되는 것을 볼 수 있다. 모든 경우에 출력 신호의 두 주기 안에 서 위상이 안정화 되기 때문에 디지털-위상 변환기가 사용되는 대부분의 응용 분야에 큰 문제 없이 사용할 수 있다.
Table 1 은 설계된 디지털-위상 변환기의 성능을 기존에 발표 된 것들과 비교한 것이다. 3.12 mW의 비교적 낮은 전력 소모 로 높은 위상 해상도를 얻을 수 있음을 알 수 있다. 이렇게 낮
은 전력 소모를 보이는 것은 Fig. 8 및 Fig. 9의 아날로그 MUX 와 가산증폭기가 주로 디지털 인버터로 구현되기 때문이다. 일 반적으로 널리 사용되는 차동증폭기 방식[8]에 비해 디지털 인 버터는 정적 전력 소모가 거의 없고, 회로의 크기가 작아 커패 시턴스 값 또한 작기 때문에 동적 전력 소모도 줄어든다.
4. 결 론
