다결정 실리콘 박막 트랜지스터 Polycrystalline Silicon

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다결정 실리콘 박막 트랜지스터

Polycrystalline Silicon

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Crystallization of a-Si

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Excimer laser annealing

Excimer?

Excited dimer의 약자: 레이저를 만들기 위해서 두 개의 기체가 필요함을 의미. 흔히 Xe와 Cl이 주로 사용됨.

엑시머 레이저 어닐링 공정의 핵심은 수십 nsec 정도의 짧은 시간 동안 레이저 빔을 방출시켜 비정질 실리콘을 순간적으로 녹인 후 다결정 실리콘으로 결정화시킨다는 점이다. 이 방법은 비정질 실리콘의 순간적인 용융과 고상화가 일어나기 때문에 열에 취약한 유리기판에 전혀 손상을 주지 않는다.

XeCl 엑시머 레이저의 파장인 308 nm에 대해 비정질 실리콘 박막의 흡수율이 높기 때문에 표면의 5 ~ 10 nm내 에서 100% 흡수가 일어나 비정질 실리콘이 녹게 된다. 급격히 빠른 속도로 용융된 비정질 실리콘은 잠시 용융 상 태로 머무르다가 급격하게 고상화가 진행되면서 다결정 실리콘으로 결정화된다.

그래인의 크기를 결정하는 중요 변수?

엑시머 레이저 빔의 단위면적당 에너지, 빔의 조사 횟수, 비정질 실리콘의 증착 조건 및 방법

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Excimer laser annealing

엑시머 레이저 어닐링에서는 비정질 실리콘을 용융시킨 후 용융층 하부 계면에서 핵이 형성되어 그레인이 수직 성장하게 된다.

 그레인 하부보다는 상부의 그레인이 커지게 된다.

 박막 하부의 그레인 경계 (GB)의 밀도가 박막 상부보다 높아지게 된다.

 Bottom gate구조로 제작하게 되면 채널이 그레인 경계의 밀도가 높은 박막 하부에 형성되어야 한다.

따라서 채널이 형성되기 이전에 그레인 경계의 dangling bond에 trap되는 전자의 수가 많기 때문에 문턱전압 이 증가하게 된다. 또한 채널이 형성된 후에도 전자가 소오스로 부터 드레인으로 이동함에 있어 이동을

방해하는 그레인 경계의 전위장벽의 수가 많아지기 때문에 전계효과 이동도가 낮아지게 된다.

그러므로 top gate 구조로 제작한다. (그레인 경계의 밀도가 상대적으로 낮은 박막 상부에 채널이 형성)

크기의 산포가 크다 multi-shot process

(nm)

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 통상 엑시머 레이저 빔의 단면 형상은 기다란 직사각형 형태로서 빔의 폭 (단변)은 1 mm 내외 이다.

 유리 기판의 전면적을 다결정 실리콘으로 결정화시키기 위해서는 그림 4.29와 같이 엑시머 레이저 빔을 이용하면서 스캐닝해 주어야 한다.

 빔의 이동 간격을 빔의 폭보다 작게하여 특정 영역은 수십번 이상의 레이저 빔을 조사받게 되어 용융 및 고상화 과정을 수십 번 겪게 된다.

 single-shot process에 비해 비교적으로 편차가 적은 수천 Å 정도 크기의 그레인을 갖는 다결정 실리콘 박막을 제작한다.

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 결정화된 다결정 실리콘 박막에서 1개의 그레인 내부는 거의 완벽한 결정이라 간주해도 되기 때문에 그레인 1개 내부의 실리콘 결합 상태는 단결정 실리콘의 결합 상태와 유사하여 밴드갭 내에 국재 상태 (localized states)가 비정질 실리콘에 비해 현저하게 줄어든다.

 보통의 그레인 크기 < 수천 Å (엑시머 레이저 어닐링)

 따라서 TFT의 채널 사이즈 (~µm)보다 현저히 작으며 채널 내에 상당수의 그레인 들이 모여 있게 된다.

 따라서 소오스로 부터 드레인으로 전자가 이동하는 과정에서 전자는 그레인 경계부 (GB, Grain Boundary)를 지나가야 하는 데 이 때 이동의 방해를 받게 된다.

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 그림 4.26 (모두 도핑을 하지 않은 경우를 가정하여 페르미 레벨은 밴드갭의 중앙부에 위치)

 비정질 실리콘: 밴드갭 중앙부에 존재하는 높은 밀도의 deep state에 대부분의 전자들이 trap 되어 있음.

 다결정 실리콘: 그레인의 경계부에 존재하는 실리콘 원자는 대부분 dangling bond를 갖고 있으므로 deep state가 그레인 경계에만 존재하는 특징이 있음.

하지만 deep state가 박막 전체에 고르게 분포하고 있는 비정질 실리콘에 비해 다결정 실리콘 은 그레인 경계부에만 존재하므로 박막 전체로 봤을 때 deep state의 밀도는 현저히 낮다고 할 수 있음.

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Poly-Si TFT vs. a-Si:H TFT

n+

Poly Si

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I-V characteristics

• Large V_T(∵dangling bonds)

비정질 실리콘을 이용하여 TFT를 제작하고 게이트에 전압을 인가하여 채널을 형성하고자 하는 경우에 절연막 상부의 비정질 실리콘의 페르미 레벨은 E_C 근처로 이동을 해야 하는 데, 페르미 레벨이 E_C쪽으로 이동해 가는 과 정에서 D⁺ 상태의 dangling bond에 전자가 2개씩 채워져서 D^- 상태로 변화하는 과정이 동반되어야 한다. 따라서 페르미 레벨이 E_C근처로 이동하기 위해서는 게이트에 상당히 큰 전압이 요구된다. (∴높은 문턱전압 필요!!)

(∵ tail states)

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금속 산화물 반도체 박막 트랜지스터

 비정질 실리콘 TFT는 비정질 구조에서 기인한 높은 문턱전압과 낮은 전계효과 이동도를 갖는 단점이 있고, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비해 문턱전압이 낮고 전계효과 이동 도가 월등히 높은 장점이 있다.

 다결정 실리콘 TFT의 특성이 우수하지만 엑시머 레이저 어닐링으로 결정화시에 엑시머 레이저 의 에너지 편차에 의해 1개의 패널 내에서도 다결정 실리콘 TFT들의 문턱전압과 전계효과 이동 도는 큰 편차를 나타낸다. (특성의 균일도 ↓) 이유는 엑시머 레이저의 에너지에 따라 다결정 실리콘의 그레인 크기가 큰 편차를 갖기 때문이다.

 비정질 실리콘보다는 문턱전압과 전계효과 이동도가 우수하고 다결정 실리콘보다 패널 내에서 특성 편차가 적은 반도체 재료에 대한 요구가 지속적으로 있었다. 이에 따라 금속 산화물 반도체 를 이용하여 TFT를 제작하기 위한 연구와 시도가 활발히 진행 중이다.

 현재까지 금속 산화물 중에서 반도체 특성을 나타내는 것으로 보고된 물질로는 ZnO, ZnSnO (ZTO), InZnO (IZO), InGaZnO (IGZO)등이 있으며 보다 안정하고 우수한 특성을 나타내는 금속 산화물 반도체 물질을 찾는 연구도 활발히 진행되고 있다.

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Properties of metal oxide semiconductors

 박막 내의 산소 결함 (oxygen vacancy) 밀도가 증가하면 conduction band의 전자 밀도가 증가하 는 n형 반도체 특성을 나타냄. 박막에 포함된 수소도 캐리어인 전자를 생성하는 것으로 알려져 있음.

 따라서 금속 산화물 반도체의 특성을 정밀하게 제어하기 위해서는 박막 증착시 형성되는 oxygen vacancy의 밀도를 정확하고 재현성 있게 제어해야 하며, 박막 증착시 혹은 후속 공정 에서 유입되는 수소 농도를 제어하는 것이 매우 중요함.

Wurtzeit structure

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 공유결합을 하고 있는 기존의 실리콘 반도체에서는 단결정이나 다결정을 지닐 경우 높은 이동도를 나타내나, 비정질 구조를 지닐 경우에는 결합 길이 및 결합각의 편차 (tail states)및 dangling bond (deep states)가 밴드갭 내에 국재 상태 (localized states)로 작용하여 높은 문턱 전압과 낮은 전계효과 이동도를 나타낸다.

 일본 동경 공업대학의 Hosono 교수는 IGZO 산화물 반도체의 경우 비정질 구조를 지니고 있지 만 기존의 Si과는 달리 높은 이동도 (~8 cm²/Vs)를 나타낼 수 있다고 보고하였다. (2004년)

 IGZO가 이온결합이 주를 이루고 있으며 금속의 5s 궤도가 비정질 구조를 지닐 때에도 서로 이어져 있기 때문에 이동도가 기존의 실리콘의 경우와 같이 결정성에 따라 심하게 저하되지 않기 때문임. 또한 비정질 실리콘보다 밴드갭 내에 localized states의 밀도도 현저히 낮음.

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Process of metal oxide semiconductors

 금속 산화물 반도체 물질은 스퍼터, ALD (Atomic Layer Deposition)및 PLD (Pulsed Laser Deposition) 등의 다양한 방법으로 증착될 수 있다.

 특히 스퍼터를 사용할 경우 타겟의 제조 방법을 변화시켜 박막의 조성을 제어할 수 있고, RF power 대신 DC power를 사용하여 증착이 가능하며, 이는 기존의 ITO 증착 장비를 이용하여 산화물 반도체층을 증착할 수 있다는 것을 의미한다.

 특성 확보만 적절히 이루어진다면 기존의 비정질 실리콘 TFT용 양산 설비들을 이용하여 산화물 반도체 TFT를 제작할 수 있다는 장점이 있다.

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TFT Structures

게이트, 드레인 및 소오스 3개의 전극을 갖는 실리콘 TFT의 구조는 반도체층 (e.g., a-Si:H)을 기준 으로 해서 3개 전극들이 위치하는 형태에 따라서 크게 Staggered 구조와 Coplanar 구조로 분류.

 3개의 전극이 반도체층을 기준으로 한 평면상에 존재: coplanar 구조

 3개의 전극이 반도체층을 기준으로 서로 분리가 되어 존재: staggered 구조

staggered 구조는 다시 게이트의 위치에 따라 게이트가 아래쪽에 위치한 경우를 inverted (역) staggered 형으로 구분함.

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실리콘 박막 트랜지스터 구조

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 a-Si:H TFT에서는 inverted staggered 구조가 주로 사용된다.

 이 구조의 경우, 동일 시스템에서 게이트 절연층, 비정질 실리콘 층, n⁺ 비정질 실리콘 층의 순서 로 증착되므로 불순물과 공정시간이 감소하고, 비정질 실리콘 층과 게이트 절연층과의 계면 특성 이 우수한 장점을 갖는다.

 Inverted staggered 형에는 BCE (Back Channel Etched) 구조와 ES (Etch Stopper) 구조가 있다.

 BCE 구조의 경우에는 비정질 실리콘 층의 위에 n⁺ 비정질 실리콘 층을 연속적으로 증착하고, 소오스/드레인 전극을 형성한다.

소오스/드레인 전극을 형성한 후에 n⁺ 비정질 실리콘 층을 식각하는 데, 이 과정에서 비정질

실리콘 층이 식각되므로 비정질 실리콘이 두꺼워야 하는 단점이 있다. 하지만 비정질 실리콘 층이 두꺼워질수록 빛에 대한 민감도가 증가하여 누설 전류가 커져서 반도체 물성을 감소시키는 요인 이 된다.

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 ES 구조의 경우에는 패터닝 (patterning)된 Etch Stopper 층 위에 n⁺ 비정질 실리콘 층을 증착하고, 소오스/드레인 전극을 형성한다.

소오스/드레인 전극을 형성한 후에 n⁺ 비정질 실리콘 층을 식각하는 데, 이 과정에서 채널쪽의 Etch Stopper 층이 비정질 실리콘의 식각을 방지하는 역할을 하여 비정질 실리콘 층을 얇게할 수 있는 장점이 있다.

그러나 Etch Stopper 층을 패터닝하기 위해서는 진공 상태에서 외부로 나와야 하는 단점이 있다.

 Inverted staggered형 a-Si:H TFT에서 BCE 방식은 제작 공정이 간단하는 장점 때문에 현재 가장 널리 사용되고 있다.

 그러나 비정질 실리콘 층의 두께 증가에 따른 누설 전류의 증가는 TFT-LCD의 화질을 저하시키기 때문에 누설 전류를 감소시키기 위한 연구가 많이 이루어졌다.