A Boundary-Scan Based On-Line Circuit Performance Monitoring Scheme

논문 2016-53-1-7

경계 스캔 기반 온-라인 회로 성능 모니터링 기법

( A Boundary-Scan Based On-Line Circuit Performance Monitoring Scheme )

박 정 석

^*

^*

^**

( Jeongseok Park, Taegeun Kang, and Hyunbean Yi

)

요 약

반도체 제조공정의 발달로 칩의 성능은 더욱 향상되었으나 회로가 미세해지고 복잡해져 동작 환경에 의한 회로의 노화가 가속화 될 수 있다. 회로의 노화는 성능 저하로 나타나며, 결과적으로 시스템 오류를 발생 시킬 수 있다. 고신뢰 시스템에서는, 노화로 인한 오류가 큰 재난으로 이어질 수 있으므로, 사고를 예방하기 위한 오류 발생 예측 기술이 필수적이다. 본 논문에서 는 회로의 정상동작 중에 성능 저하를 감지하여 오류를 예측 할 수 있는 모니터링 기법을 제시한다. 모니터링을 위한 별도의 회로를 추가하지 않고 경계 스캔 셀과 TAP 제어기를 재활용한 IEEE 1149.1 경계 스캔 기반의 온-라인 성능 저하 모니터링 방법을 제시한다. 시뮬레이션을 통하여 제안하는 성능 저하 모니터링 기법을 검증한다.

Abstract

As semiconductor technology has developed, device performance has been improved. However, since device structures became smaller, circuit aging due to operational and environmental conditions can be accelerated. Circuit aging causes a performance degradation and eventually a system error. In reliable systems, a failure due to aging might cause a great disaster. Therefore, these systems need a performance degradation prediction function so that they can take action in advance before a failure occurs. This paper presents an on-line circuit performance degradation monitoring scheme for predicting a failure by detecting performance degradation during circuit normal operation. In our proposed scheme, IEEE 1149.1 output boundary scan cells and TAP controller are reused. The experimental result shows that the proposed architecture can monitor the performance degradation during normal operation without stopping the circuit.

Keywords

IEEE 1149.1, boundary-scan, design-for-reliability, on-line monitoring, circuit aging

Received ;

Revised ;

Accepted ;

*

학생회원,

정회원, 한밭대학교 컴퓨터공학부 (Dept. of Computer Engineering, Hanbat National University)

ⓒ

Corresponding Author(E-mail: [email protected])

※ 이 논문은 2015년도 정부(미래창조과학부)의 재원 으로 한국연구재단의 지원을 받아 수행된 기초연 구사업임(No. NRF-2014R1A1A1002661).

Ⅰ. 서 론

반도체 제조공정의 발달로 트랜지스터의 크기가 작 아지고 같은 면적에 더 많은 양의 회로를 집적할 수 있 게 되어 전력 소모가 낮아지고 성능이 더욱 향상되었 다. 그러나 온도나 전력과 같은 시스템 내․외부 동작

환경과 장시간 동작으로 인한 스트레스 등에는 점점 더 취약해지고 있다. 결과적으로 시간이 지나면서 회로의 성능이 서서히 저하되다가 회로 또는 시스템의 고장으 로 이어질 수 있다. 이러한 문제를 해결하기 위해서는 회로 레벨에서 성능을 모니터링 하여 고장이 나기 전에 고장을 예측하여 대비할 수 있도록 하는 성능 저하 모 니터링 기술이 필요하다^[1～6].

회로의 성능저하는 회로 내부 신호의 지연으로 나타 나므로, 온-라인(on-line)으로 회로의 성능을 모니터링 하기 위해서, 회로의 지연고장을 테스트하는 기술의 적 용을 고려할 수 있다. 동작 클럭을 테스트 클럭으로 사 용하여, 지연고장을 테스트하는 기존의 at-speed 방식 의 테스트 기술로는 성능 저하의 진행 상태를 모니터링 할 수 없으므로 고장 예측이 불가능하다. 따라서 동작

클럭보다 빠른 클럭, 즉, 동작 클럭의 주기보다 주기가 짧은 클럭으로 테스트 응답을 캡처하여 결과를 확인하 는 faster-than-at-speed 테스트 기술을 적용할 수 있 을 것이다. 하지만, 이러한 테스트 기술은 테스트 패턴 인가를 위하여 시스템을 중단 시켜야하기 때문에, 인공 위성, 의료장비, 서버등과 같이 높은 신뢰성을 요구하면 서도 중단 없이 지속적으로 동작해야 하는 시스템에 적 용하기 어렵다^[7].

본 논문에서는 시스템의 정상동작 중에 성능 저하를 모니터링 할 수 있는 경계 스캔 기반의 온-라인 성능 저하 모니터링 방법을 제시한다. 동작 클럭의 주기 내 의 보호대역 구간(guard-band interval)에서 칩의 출력 신호 변화를 감지 할 수 있는 개선된 IEEE 1149.1 경계 스캔 셀과 TAP 제어기 및 모니터링 클럭 생성기를 이 용한 제어 방법을 제시한다. Ⅱ장에서는 관련 연구를 설명하고, Ⅲ장에서는 제안하는 경계 스캔 기반의 온- 라인 성능 저하 모니터링 방법을 설명한다. Ⅳ장에서는 실험결과를 제시하고, Ⅴ장에서 결론을 맺는다.

Ⅱ. 관련 연구

지연 테스트 기술 및 성능 저하 모니터링 기술에 대 해서 많은 연구들이 진행되어 왔다. H. Yi등^[7]은 보호대 역 구간을 참조하여 스캔 체인(scan-chain)기반의 성능 저하 모니터링 방법을 제시하였다. 스캔 체인 기반의 성능 저하 모니터링 방법은 기존의 스캔 체인 구조에 보호대역에서 early-capture가 가능한 Early Capture Scan-Cell(ECSC)을 추가하고, Adjustable Duty Cycle Clock Generator(ADCCG)^[8,9]을 이용하여 ECSC를 제어 함으로써 성능 저하 모니터링을 하는 방법이다. 또한 H. Yi등^[10]은 앞선 연구에서 성능 저하가 상대적으로 더 많이 진행된 것으로 판단된 부분을 더욱 자주 테스 트하여 시스템 고장발견 확률을 높이는 성능 저하 레벨 기반의 가중치 테스트 스케줄링 방법을 제시하였다. N.

Ahmed와 V. Jayaram^[11]은 Zero-delay 게이트 모델 기 반의 ATPG에서 생성된 패턴이 실제 칩에 인가되었을 때 발생하는 패턴지연 분석과 IR-drop 현상으로 인한 성능저하를 분석하여, faster-than-at- speed 테스트 시, IR-drop 현상이 발생하여도 이를 고려하여 지연고 장을 감지할 수 있는 새로운 프레임워크를 제시하였다.

F. Firouzi 등^[12]은 Built-in-Self- Test(BIST) 회로를 재사용하여 주기적으로 시스템 상태를 캡처함으로써 실 행시간 동안의 스트레스(stress) 정도를 측정하고, 압축

된 테스트 응답 데이터를 소프트웨어 기반의 기계학습 을 사용한 성능 저하 예측 모델을 통해 노화를 예측하 는 기술을 제시하였다. A. Simevski등^[13]은 다수의 레지 스터와 인버터들로 구성된 낮은 복잡도를 갖는 Hot Carrier Injection(HCI) 모니터 회로와 Negative Bias Temperature Instability(NBTI) 모니터 회로를 제시하 였으며, 그밖에 전압과 온도(Voltage and Temperature) 환경과 같은 상황에서 제품의 기대수명 동안 성능 저하 를 측정하여, 성능 저하가 실제 발생하기 전에 이를 방 지할 수 있는 성능 저하 모니터링 센서와 이를 적용한 연구들이 이루어지고 있다^[14～17]. S. V. Kumar등^[18]은 프로세서의 기대수명 초기부터 저전압을 사용하고, 성 능 저하에 의한 성능저하 현상에 대응하기 위해 점진적 으로 전압을 증가시키는 방법을 제시하였다. 최근에는 X. Wang등^[19]이 제시한 표준 셀(standard-cell)을 기반 으로 성능 저하에 인한 지연현상을 측정하는 센서가 내 장(built-in)된 저비용의 성능 저하 대응 시스템 연구가 있다.

본 논문에서는 정상 동작 중에 성능 저하를 모니터링 하기 위해 IEEE 1149.1 경계 스캔을 재사용하는 방법을 제시한다. 보드상의 프로세서가 정기적 또는 비정기적 으로 수정된 경계 스캔과 제어부의 동작을 활성화하여 출력에 반영되는 회로의 지연을 모니터링 한다. 테스트 패턴을 사용하거나 별도의 BIST 또는 센서 회로를 사 용하지 않고 IEEE 1149.1 경계 스캔을 재사용한다는 점 에서 차이점이 있다.

Ⅲ. 경계 스캔 기반의 온-라인 성능 저하 모니터링

본 논문에서 제안하는 온-라인 성능 저하 모니터링 (Performance degradation monitoring, PM) 방법은 IEEE 1149.1 경계 스캔을 기반으로 한다. IEEE 1149.1은 인쇄회로기판(Printed Circuit Board, PCB)상에서 칩들 의 연결회로 테스트뿐만 아니라 칩 내부 회로에 대한 테 스트를 위한 인프라 회로, 즉, 칩의 입출력에 위치한 경 계 스캔 셀(Boundary-Scan Cell, BSC), Test Access Port(TAP) 및 TAP Controller(TAPC)에 대하여 정의하 고 있다^[20].

일반적인 BSC는 그림 1과 같은 구조를 갖는다. 칩의 입출력 신호에 연결되어 있으며, BSC의 동작은 테스트

명령어와 TAPC의 상태에 따라 생성되는 신호들로 제어된다. TAP은 Test Data Input(TDI), Test Data Output(TDO), Test Clock(TCK), Test Reset(TRST),

그림 1. 경계 스캔 셀의 구조

Fig. 1. Boundary-scan cell architecture.

그림 2. 보호대역의 예

Fig. 2. Example of guard-band interval.

그림 3. 듀티 사이클이 조정된 성능 저하 모니터링 클럭 Fig. 3. Adjusted performance degradation monitoring

clock.

Test Mode Select(TMS) 총 다섯 개의 포트들로 구 성이 된다. TDI와 TDO는 경계 스캔 레지스터 (Boundary-Scan Register, BSR)의 입출력 핀과 연결되 며, TCK, TMS, TRST 포트는 TAPC의 동작을 제어하 는데 사용된다. TAPC는 유한 상태기계(Finite State Machine, FSM)로써, BSC의 동작을 제어하는 역할을 한다.

제안하는 경계 스캔 기반의 성능 저하 모니터링을 수 행하기 위해서는 early-capture와 normal-capture과정 을 통해 보호대역 구간에서 회로의 출력신호 변화가 지 연되는 현상을 발견해야 한다. 보호대역은 칩의 최대 클 럭 주파수(maximum clock frequency)에 대하여 기대수 명 동안 성능 저하가 발생함을 고려하여 이보다 상대적 으로 느리게 동작하는 실제 기능회로 동작 클럭 (functional clock) 사이의 구간을 말하며, 그림 2는 보호 대역의 예이다. 일반적으로 10-20%의 보호대역을 사용 한다. 예를 들어, 3 GHz로 최대 동작 가능한 칩은 성능 저하를 고려하여 2.7 GHz로 동작하게끔 출고된다^[21]. 그 러나 IEEE 1149.1에 정의된 경계 스캔 구조로는 보호대 역 구간에서 회로의 출력신호 변화의 지연현상을 발견

그림 4. 일반적인 경계 스캔 구조

Fig. 4. Conventional boundary-scan architecture.

그림 5. 경계 스캔 기반의 온-라인 성능 저하 모니터링 구조

Fig. 5. A boundary-scan based on-line performance degradation monitoring architecture.

할 수 없기 때문에 이를 해결할 수 있도록 경계 스캔 셀 구조 및 제어신호의 수정이 필요하다. 본 논문에서는 동 작 클럭을 참조하여 ADCCG를 통해 그림 3과 같은 듀 티 사이클이 조정된 성능 저하 모니터링 클럭 (PM_CLK)을 생성하였다.

1. 전체 구조

IEEE 1149.1에 따른 일반적인 경계 스캔 구조는 그림 4와 같으며, 본 논문에서 제안하는 경계 스캔 기반의 온 -라인 성능 저하 모니터링 구조는 일반적인 경계 스캔 구조를 그림 5와 같이 변경한 구조이다. 전체 구조는 기 능 동작부와 신호 제어부로 나뉜다. 기능 동작부는 기능 회로(Circuit Under Monitoring, CUM)와 CUM 입력부 의 BSR 및 출력부의 성능 저하 모니터링 경계 스캔 레지스터(PM_BSR)를 포함하며, 신호 제어부의 신호로 제어된다.

그림 6. 성능 저하 모니터링 경계 스캔 셀 구조 Fig. 6. Performance degradation monitoring boundary-

scan cell architecture.

2. 성능 저하 모니터링 경계 스캔 셀 구조

앞에서 언급한 바와 같이 일반적인 BSC의 구조는 본 논문에서 제안하는 온-라인 성능 저하 모니터링을 수행 할 수 없기 때문에 구조적인 수정이 필요하다. 그림 6은 제안하는 성능 저하 모니터링 경계 스캔 셀(PM_BSC)이 다. 기존의 BSC에 신호제어 MUX 2개와 이를 제어하는 PM_Select(PM_Sel) 신호 및 early-capture, normal- capture된 값을 비교하여 성능 저하 발생 여부를 판단하 는 XOR 소자가 추가되었다. PM_BSC는 IEEE 1149.1를 따르기 때문에 클럭 신호와 입력신호들을 적절히 제어 하여 일반적인 경계 스캔 동작이 가능하다.

CUM의 출력신호와 연결되는 PM_BSR은 다수의 PM_BSC로 구성되며, 인접한 셀들과 각각 Scan Out(SO), Scan In(SI) 신호를 연결하여 쉬프트 레지스터 형태를 갖는다. PM_BSR은 두 개의 직렬 입출력과 PM_BSC 수만큼의 병렬 입출력이 가능하다. 직렬 입출 력은 TDI, TDO 포트로 연결되며, 병렬 입출력은 각각 의 PM_BSC의 Primary Input(PI), Primary Output(PO) 신호와 연결된다. 온-라인 성능 저하 모니터링 동작 중 데이터의 이동 과정은 다음과 같다. ShiftDR 신호를 제 어하여(ShiftDR=‘0’) CUM의 출력신호(PI)를 ClockDR신 호의 상승에지에서 레지스터 1(R1)에 캡처(early- capture)하고, PM_Sel 신호를 제어하여(PM_Sel=‘1’) CUM의 출력신호를 UpdateDR 신호의 상승에지에서 레 지스터 2(R2)에 캡처(normal-capture)한다. PM_Sel 신 호와 ShiftDR 신호를 제어하여(PM_Sel=‘1’, ShiftDR =

‘1’) ClockDR 신호의 상승에지에서 R1과 R2에 캡처된 값의 XOR 연산결과를 R1에 캡처한다. R1에 캡처된 XOR 연산결과는 성능 저하 모니터링 결과이며, 쉬프트 동작(PM_Sel=‘0’, ShiftDR=‘1’)을 통해 ClockDR의 상

그림 7. 신호 제어부 구조

Fig. 7. Signal controller architecture.

승에지에서 TDO로 출력된다.

TDO의 출력 신호에 ‘1’이 있다는 것은 출력신호 변화 에 지연이 발생했다는 것을 의미하며, 프로세서 (Processor)는 TDO로 출력된 결과를 읽어들어 CUM 출 력신호의 지연발생으로 인한 성능 저하가 발생했는지를 판단한다. CUM 출력신호의 지연발생으로 인한 성능 저 하가 발생했다고 판단되었다면, 프로세서는 사용자에게 성능 저하가 발생했음을 알린다.

3. 신호 제어부

신호 제어부는 그림 7과 같이 TAPC, ADCCG, PM Signal Generator(PM Sig. Gen.) 및 출력신호를 제어하 는 논리 소자들로 구성되어 있으며, 외부 입력신호로 PM_Sel, PM_Capture 및 PM_Enable이 추가되었다.

PM_Sel 신호는 그림 6과 같이 PM_BSC의 MUX를 제어하고, PM_Capture 신호는 TAPC의 CaptureDR 상 태에서 성능 저하 모니터링 결과를 PM_BSC의 R1에 캡 처할 수 있게 한다. PM_Enable 신호를 제어하여 일반적 인 경계 스캔 동작 중 성능 저하 모니터링 동작을 실행 할 수 있다. 기존의 TAPC로는 앞에서 언급한 단점으로 인하여 보호대역 구간에서 CUM의 출력신호 변화의 지 연발생을 감지할 수 없기 때문에 PM Sig. Gen.과 같은 별도의 신호 생성기가 필요하다. PM Sig. Gen.은 유한 상태기계로 그림 8과 같이 동작한다. IDLE 상태는 휴지 기간으로, 성능 저하 모니터링을 수행하기 위해 준비/대 기하는 상태이다. ClockDRGen 상태는 임시상태로, 보호 대역 구간에서 ClockDR 신호를 통해 early-capture를 할 수 있도록 필요한 신호를 생성하는 상태이다.

UpDRGen상태는 임시상태로, UpdateDR 신호를 통해 nomal- capture를 할 수 있도록 필요한 신호를 생성하 는 상태이다. ClockUpDREnd 상태는 ClockDR 신호와 UpdateDR 신호를 생성하기 위해 필요한 신호 생성을

그림 10. 경계 스캔 기반의 온-라인 성능 저하 모니터링 구조 동작 예

Fig. 10. Example of boundary-scan based on-line performance degradation monitoring architecture operation.

그림 8. 성능 저하 모니터링 상태 기계의 상태 도표 Fig. 8. State diagram for performance degradation

monitoring state machine.

그림 9. 성능 저하 모니터링 신호 생성기의 구현 Fig. 9. Implementation for performance degradation

monitoring signal generator.

종료하는 상태이다. 모든 상태변화는 ADCCG를 통해 생 성된 PM_CLK의 상승에지에서 발생하며, 임시상태를 제외한 나머지 상태들은 PM_Enable 신호와 TAP _

UpdateDR 신호에 의해 다음 상태가 결정된다. 그림 9 는 PM Sig. Gen.을 구현한 모습이다. PM Sig. Gen.의 상태에 따라 PM_UpdateDR 신호와 PM_ClockDR 신호 를 생성하며, 성능 모니터링 동작 중 UpdateDR 신호와 ClockDR 신호로 사용된다. 그림 10은 제안하는 경계 스 캔 기반의 온-라인 성능 저하 모니터링 구조의 동작 예 이다. TAPC의 UpdateDR 상태에서 TCK 신호를 제어 하여 Stretched UpdateDR 상태를 만들고, early-capture 와 normal-capture를 실시하여 CaptureDR 상태에서 비 교결과를 캡처하였다. ShiftDR 상태에서 캡처된 결과를 TDO로 출력하여 출력신호 변화의 지연발생 유무를 판 단하면 성능 저하 모니터링 과정은 종료된다.

그림 11은 제안하는 IEEE 1149.1 기반의 모니터링 구 조를 포함한 디바이스(CUM)들과 프로세서간 보드상의 연결 구조이다. 일반적으로 보드상의 프로세서와 다 른 디바이스들은 테스트나 디버깅을 목적으로 외부에서 접근 할 수 있도록 IEEE 1149.1을 통하여 연결되어 있 다. 이러한 기본 구조에 TAP Signal MUX 블록을 추가 하여 External Test 신호에 의해 외부의 접근을 통한 테 스트와 보드상에서 프로세서에 의한 테스트가 가능하도 록 한다^[22]. 이와 같이 보드를 구성함으로써 프로세서가 필드에서도 IEEE 1149.1 신호를 생성하여 온-라인 모니 터링을 수행한다. 모니터링을 위해 제어신호, PM _ Enable, PM_Sel, PM_Capture가 추가되며, 프로세서는

그림 12. 시뮬레이션 결과 Fig. 12. Simulation result.

그림 11. 프로세서를 이용한 IEEE 1149.1 기반 온-라인 모니터링을 위한 보드 구조

Fig. 11. A board architecture for IEEE 1149.1 based on - line monitoring using Processor.

정기적 또는 비정기적으로 모니터링 회로를 활성화 하 고 TDO의 모니터링 결과 값을 추출함으로써 회로의 성 능 저하 상태를 확인 할 수 있다.

Ⅳ. 실 험

제안하는 경계 스캔 기반의 온-라인 성능 저하 모니 터링 방법을 검증하기 위해 임의로 CUM에 지연이 발생 하도록 CUM의 입력 타이밍을 늦추어 출력에 지연이 발 생하도록 하여 시뮬레이션을 하였다. BSR과 PM_BSR

은 각각 32-bit의 BSC와 PM_BSC로 구성되었으며, CUM은 16x16 곱셈기를 사용하였다. PM_BSR을 제어 하기 위해 그림 8-9와 같이 PM Sig. Gen.을 설계하고, 그림 7과 같이 TAPC와 PM Sig. Gen.을 다중화 하였으 며, 외부 신호들을 연결하였다. 그림 12는 시뮬레이션 결 과를 나타낸다. 1-5에 해당하는 구간은 일반적인 경계 스캔의 동작 상태를 나타낸다. 각각 Test Logic Reset, Run Test/Idle, SelectDR Scan, CaptureDR, Exit-1 DR 상태이며, 6-9에 해당하는 구간은 제안하는 경계 스캔 기반의 온-라인 성능 저하 모니터링 동작을 수행하는 Stretched UpdateDR, SelectDR, CaptureDR, ShiftDR 상태이다. 회로 신호 지연 상황을 만들기 위하여 곱셈기 의 입력 신호를 보호대역 구간에서 인가하였다.

Stretched UpdateDR 상태를 확대하면 그림 12의 아래 그림과 같으며, 보호대역에서 출력신호 변화의 지연 발 생 상황과 동일한 상황을 나타낸다. launch 후 변경이 발생하기 이전의 출력신호가 early-capture 위치에서 캡 처되었으며, 변경이 발생한 후 출력신호가 normal- capture 위치에서 캡처되었다. Stretched UpdateDR 상 태 종료 후, CaptureDR 상태에서 early-capture 된 신호

와 normal-capture 된 신호의 XOR 연산결과가 R1에 캡 처된다.

TAPC에서는 ShiftDR 상태에서만 ShiftDR 신호가 ‘1’

을 유지하기 때문에 CaptureDR 상태에서 그림 6과 같이 XOR 연산결과를 R1에 캡처하기 위해서는 그림 7과 그 림 12의 8구간 같이 PM_Capture 신호를 통해 ShiftDR 신호를 ‘1’로 만들어주어야 한다. 그림 12의 위에 확대한 파형은 ShiftDR 상태에서 TDO를 통해 출력되는 캡처결 과를 나타낸다. 5, 9번째 bit 값으로 보호대역 구간에서 출력신호 변화의 지연이 발생했음을 알 수 있다.

회로의 면적에 있어서, 기본 BSC를 수정한 PM_BSC 와 추가된 제어부에 의해 기존의 경계 스캔 구조보다 다 소 면적이 증가하나, 고가의 고신뢰 시스템에서는 큰 부 담이 되지 않을 것이다.

Ⅴ. 결 론

본 논문에서는 수정된 경계 스캔 셀 구조와 성능 저하 모니터링 신호 생성을 통해 출력신호 변화의 지연발생 을 모니터링 할 수 있는 경계 스캔 기반의 온-라인 성능 모니터링 구조를 제시하였다. 성능 저하 모니터링을 위 해 새로운 회로를 설계하지 않고, 칩의 출력 신호에 연 결되는 경계 스캔 셀을 수정하였으며, IEEE 1149.1를 따 르며 회로의 정상동작 중에 모니터링이 가능함을 보였 다. 보호대역을 참조하여 보호대역 구간에서 하강에지가 발생하는 신호를 생성한 뒤, 하강에지에서 early- capture를 실시하고, 상승에지에서 normal-capture를 실 시하여 캡처된 값을 XOR 연산을 통해 비교하였다. 연산 결과는 TAP 제어기의 CaptureDR 상태에서 캡처되어 ShiftDR 상태에서 TDO를 통해 출력된다. 프로세서는 정기적 또는 비정기적으로 성능 모니터링 기능을 활성 화하여 TDO를 통하여 결과를 읽어들여 보호대역 구간 에서 회로의 출력신호 변화의 지연발생을 감지할 수 있 다. 성능 저하 모니터링과 관련된 모든 동작은 시스템 동작 중 독립적으로 실행되기 때문에 시스템 동작에 영 향을 주지 않으며, 시스템의 오류 발생을 사전에 예측함 으로써 시스템 신뢰성 향상에 기여할 것이다.

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저 자 소 개 박 정 석(학생회원)

2014년 한밭대학교 컴퓨터공학 과 학사 졸업.

2014년～현재 한밭대학교 컴퓨 터공학과 석사 과정.

<주관심분야 : Design - for - Reliability, JTAG, Flash memory>

강 태 근(학생회원)

2013년 한밭대학교 컴퓨터공학과 학사 졸업.

2015년 한밭대학교 컴퓨터공학과 석사 졸업.

2015년∼현재 한밭대학교 컴퓨터 공학과 박사 과정.

<주관심분야 : Design-for-Reliability, 오류정정 코드, FPGA 설계>

이 현 빈(정회원)

2001년 한양대학교 전자컴퓨터공학 과 학사 졸업.

2003년 한양대학교 전자컴퓨터공학 과 석사 졸업.

2007년 한양대학교 전자컴퓨터공학 과 박사 졸업.

2002년∼2007년 한국전자부품연구원 연구원.

2007년∼2009년 미국 UMass 연구원.

2009년∼2011년 일본 NAIST 연구원.

2012년∼현재 한밭대학교 컴퓨터공학과 교수.

<주관심분야 : Design-for-Reliability, 회로/메모 리 노화 모니터링, 오류정정코드>