Linearization Technique for Bang-Bang Digital Phase Locked-Loop by Optimal Loop Gain Control

논문 2014-51-1-12

최적 루프 이득 제어에 의한 광대역 뱅뱅 디지털 위상 동기 루프 선형화 기법

( Linearization Technique for Bang-Bang Digital Phase Locked-Loop by Optimal Loop Gain Control )

홍 종 필^**

( Jong-Phil Hong

)

요 약

본 논문은 광대역 특성의 뱅뱅 디지털 위상 동기 루프를 설계함에 있어 최적의 루프 이득 선정을 통한 실용적인 선형화 설 계 기법을 제안한다. 기존의 이론적 파라미터 설계 기법을 광대역 클럭 발생기 회로에 적용함에 있어 한계점을 설명하고 실제 구현된 뱅뱅 디지털 위상 동기 루프 설계에 대해서 살펴보았다. 본 논문에서는 정수 어레이와 디더 이득은 크게 하되 비례 이 득을 작게 설정하여 뱅뱅 디지털 위상 동기 루프의 리미티드 사이클 노이즈를 제거하였다. 제안된 설계 기법을 적용한 뱅뱅 디지털 위상 동기 루프는 기존의 구조에 비교하여 초소형, 저전력, 선형 특성 및 루프 대역폭 조절이 가능한 장점을 보이며, 성능의 우수성을 시뮬레이션을 통하여 검증하였다.

Abstract

This paper presents a practical linearization technique for a wide-band bang-bang digital phase locked-loop(BBDPLL) by selecting optimal loop gains. In this paper, limitation of the theoretical design method for BBDPLL is explained, and introduced how to implement practical BBDPLLs with CMOS process. In the proposed BBDPLL, the limited cycle noise is removed by reducing the proportional gain while increasing the integer array and dither gain. Comparing to the conventional BBDPLL, the proposed one shows a small area, low power, linear characteristic. Moreover, the proposed design technique can control a loop bandwidth of the BBDPLL. Performance of the proposed BBDPLL is verified using CppSim simulator.

Keywords: bang-bang phase and frequency detector, digital phase-locked loop, jitter, limited cycle noise, nonlinear

Ⅰ. 서 론

위상 동기 루프 회로는 모바일 시스템 온 칩(SoC)

* 정회원, 충북대학교 전자정보대학 전기공학부

(School of Electrical Engineering, Chungbuk National University)

ⓒ Corresponding Author(E-mail: [email protected])

※ 이 논문은 2012학년도 충북대학교 학술연구지원사 업의 연구비 지원에 의하여 연구되었음

접수일자: 2013년8월23일, 수정완료일: 2013년12월26일

플랫폼에서 중앙 처리 장치(CPU), 디지털 아날로그 변 환기(DAC), 아날로그 디지털 변환기(ADC) 및 메모리 에 클럭을 제공하는 클럭 발생기 구조로 널리 사용되고 있으며, 고성능 SoC 어플리케이션 요구에 따른 클럭 속 도 증가, 저전력, 저전압 동작과 더불어, 사용 개수 증가 에 의한 소형화를 만족시켜야 한다. 저전력, 고집적화, 빠른 동작 주파수 요구로 인해 초미세 디지털 CMOS 공정을 이용한 회로 설계가 대세를 이루고 있지만, 기 존의 아날로그 위상 동기 루프 구조는 초미세 공정 설

계에 있어서 저전압 동작에 의한 마진 축소, 낮은 출력 임피던스, 누설전류의 증가에 따른 캐패시턴스의 변화, 수동 캐패시터 사용에 의한 소형화의 어려움 등에 의해 새로운 기술 요구를 만족하기 어려운 문제가 있다^[1]. 반 면 디지털 위상 동기 루프 구조는 수동 소자 제거에 따 른 소형화, 디지털 설계에 의한 휴대성(portability), 프 로그램화(programmability), 테스트 가능성(testability) 의 향상, 자동화 툴 사용에 의한 합성 및 레이아웃 설계 기간 단축 등의 다양한 장점이 있다. 따라서 디지털 위 상 동기 루프는 향후 고성능 모바일 및 다양한 SoC 어 플리케이션에서 최적의 클럭 발생기 구조로서 각광받을 것으로 예상된다.

최근에 활발히 연구되고 있는 뱅뱅(bang-bang) 위상 주파수 검출기(phase and frequency detector)를 적용한 디지털 위상 동기 루프 회로는 기존의 아날로그 위상 동기 루프 구조에 비해 전력소모가 비슷한 수준이면서, 칩 면적이 상당히 작은 장점이 있어 SoC용 클럭 발생 기 회로로 적용이 가능하다^[2～6]. 그러나 뱅뱅 디지털 위 상 동기 루프 회로는 리미티드 사이클(limited cycle) 노 이즈에 의해 비선형 특성이 강화되고 이에 따라 정확한 성 능 분석이 어렵고 대역폭 조절이 불가능한 문제가 있다^[7]. 기존의 발표된 이론적 설계 기법에서는 디지털 제어 발진 기(digitally controlled oscillator)의 이득을 매우 작게 설 정하여 비선형 특성을 제거 할 수 있다고 분석하였다^[8]. 그러나 실제 구현된 클럭 발생기 구조를 위한 뱅뱅 디 지털 위상 동기 루프는 광대역 및 초소형 특성을 위해 디지털 제어 발진기 이득을 크게 설정하고 있다^[2～4].

본 논문에서는 실제 실리콘 CMOS 기반 광대역 뱅뱅 디지털 위상 동기 루프 회로 구현 시에 기존 이론적 설 계 기법 적용의 한계점을 설명하고, 초소형의 장점을 유지하면서도 비선형 특성을 제거하여 루프 대역폭 조 절이 가능한 새로운 뱅뱅 디지털 위상 동기 루프 파라 미터 설계 기법에 대해 제안한다.

II. 선형 디지털 위상 주파수 검출기 설계

1. 기존의 뱅뱅 디지털 위상 동기 루프

기존의 뱅뱅 디지털 위상 동기 루프 회로를 이론적으 로 분석한 논문에서는 사이클(cycle) 지터 값을 다음과 같이 표현하였다^[8].

_≈  



 ⋅











(1)

이때, D는 루프 지연, N은 주파수 나누기 값, β는 비례 이득(proportional gain), KT는 디지털 제어 발진기 이 득, σTdco는 디지털 제어 발진기에서 Tdco 주기를 갖는 백색 가우시안(white Gaussian) 잡음의 표준편차 (standard deviation)이다. 수식 (1)에서 우변의 첫 번째 값은 리미티드 사이클 노이즈에 의한 지터이며 두 번째 는 랜덤 노이즈에 의해 발생되는 지터를 의미한다. 이 론적으로 분석한 이 논문에서는 위상 동기 루프의 안정 도(Stability)를 위해 β는 큰 값으로 설정하고, 대신 리 미티드 사이클 노이즈 영향을 줄이기 위해 디지털 제어 발진기 이득 KT 값을 되도록 작게 설정하였다^[8]. 그러 나 뱅뱅 디지털 위상 동기 루프를 광대역 특성의 클럭 발생기 구조에 적용하기 위해서는 일반적으로 중심 발 진 주파수 대비 100%이상 동작영역을 요구하므로 디지 털 제어 발진기 이득 KT 값을 실질적으로 작게 설정할 수 없다.

그림 1은 기존의 뱅뱅 위상 주파수 검출기를 적용한 디지털 위상 동기 루프 회로의 블록다이어그램을 나타 낸다. 디지털 제어 발진기(DCO)의 정수 어레이 (inc/dec)는 위상 동기 루프의 동작 주파수 영역을 만족 시킬 수 있는 충분한 제어 입력 비트 수(I)를 가져야 하 며, 디더 제어 입력(dither)은 디지털 제어 발진기의 유 효 이득을 개선시킨다. 기존 뱅뱅 디지털 위상 동기 루 프에서는 비례(up/dn), 정수 어레이, 그리고 시그마델타 모듈레이터(ΣΔM)의 디더 출력에 의한 디지털 제어 발 진기의 제어 이득을 KT로 모두 동일하게 설정하였다^[2～

4]. 앞서 이론적 수식 (1)을 발표한 논문에서는 리미티드

그림 1. 기존의 디지털 위상 동기 루프 블록다이어그램 Fig. 1. Block diagram of conventional digital PLL.

사이클 노이즈를 줄이고 선형 특성을 얻기 위해 KT 값 을 이론적으로 수십 KHz의 주파수 해상도로 설정하였 다. 그러나 이는 클럭 발생기의 넓은 주파수 동작 영역 을 위해 정수 어레이의 개수(I)를 증가시켜야 하므로 상당한 칩 면적 및 전력 소모 증가를 야기한다. 예를 들 어, 디지털 제어 발진기의 이득을 반으로 줄일 경우, 비 선형 특성은 감소하는 반면에 주파수 동기 영역을 만족 하기 위해 정수 어레이 개수는 두 배로 증가하여 디지 털 제어 발진기의 칩 면적이 두 배로 증가하게 된다. 이 경우 초소형 및 저 전력 경쟁력에 의한 뱅뱅 디지털 위 상 동기 루프 구조 채택의 장점이 사라지게 된다. 뿐만 아니라, 작은 디지털 제어 발진기 이득은 잠김시간 (lock-time)을 길어지게 하는 문제도 발생시킨다. 이러 한 이유로 실리콘으로 실제 구현된 뱅뱅 디지털 위상 동기 루프는 이론적인 값을 제시한 기존의 논문과는 달 리 지터 스펙을 만족시키는 정도의 수 MHz의 주파수 해상도를 가지고 설계하였다. 따라서 리미티드 사이클 노이즈에 의한 비선형 특성이 여전히 존재하며 거의 대 부분 뱅뱅 디지털 위상 동기 루프의 대역폭이 3-10MHz 근처로 조절이 불가능한 문제를 보이고 있다

[2～4]

.

2. 제안하는 디지털 위상 동기 루프 설계

그림 2는 본 논문에서 제안하는 디지털 위상 동기 루 프의 블록다이어그램을 보여준다. 기존의 이론적인 수 식 (1)을 다룬 논문에서는 비선형 특성을 제거하기 위 해 디지털 제어 발진기 이득 KT를 되도록 작게 설정하 고(수십 KHz) 안정도를 위해 β는 1이상의 큰 값을 설 정하고 있지만, 이는 앞서 언급한 바와 같이 디지털 제 어 발진기, 특히 정수 어레이의 개수 증가에 의한 칩 면 적과 전력소모를 증가시켜 클럭 발생기 구조에 적용할

그림 2. 제안된 디지털 위상 동기 루프 블록다이어그램 Fig. 2. Block diagram of proposed digital PLL.

수 없다^[8]. 이러한 이유로 실제로 실리콘 CMOS로 구현 된 기존의 뱅뱅 디지털 위상 동기 루프는 비례 이득 β 값을 1로, 디지털 제어 발진기 주파수 이득을 수 MHz 로 설정하고 있다^[2～4]. 반면에 제안된 기법은 KT 값은 크게 가져가되 비례 이득 β 값은 1이하로 설정한다. 따 라서 정수 어레이의 단일 이득과 디더 이득은 KT로 동 일하게 설정하는데 반해 비례 패스 이득 βKT는 이보다 작게 설정한다는 차이점이 있다. 제안된 이득 설정 기 법을 적용할 경우 칩 면적과 전력소모 증가의 주요 원 인이 되는 정수 어레이의 개수를 적게 가져가면서도 단 일 비트로 제어되는 비례 패스 이득만을 감소시켜 초소 형, 광대역 및 빠른 잠김시간의 특성을 모두 만족하면 서 동시에 대역폭 조절이 가능한 선형의 디지털 위상 동기 루프 설계가 가능하다.

가. 비례 이득 (proportional gain)

뱅뱅 위상 주파수 검출기 출력에 의한 리미티드 사이 클 노이즈는 디지털 위상 동기 루프의 비선형성을 야기 해 지터 또는 위상잡음 성능을 악화시킨다. 리미티드 사이클 노이즈는 디지털 제어 발진기의 이득 KT와 비 례 이득 β의 곱에 비례하여 지터 값을 악화시킨다. 기 존의 구조에서는 디지털 제어 발진기 주파수 이득을 수 MHz로 설정하여 리미티드 사이클 노이즈를 어느 정도 감소시키지만 여전히 비선형 특성에 의한 지터 성능의 악화가 존재하고 루프의 대역폭 조절이 불가능한 문제 가 남아있다. 광대역 동작을 위해 디지털 제어 발진기 의 이득을 더 이상 감소시키기도 어렵기 때문에 비례 이득 β를 1이하의 값으로 줄여 리미티드 사이클 노이즈 에 의한 비선형성을 제거해야 한다. 비례 이득 β 값이 감소할수록 선형 아날로그 위상 동기 루프의 특성에 가 까운 위상잡음 결과를 얻을 수 있으며, 기존의 구조와 달리 루프 대역폭도 조절이 가능하게 된다.

나. 적분 이득(integral path)

뱅뱅 디지털 위상 동기 루프에서 위상 마진(phase margin)을 확보하여 안정도를 만족하기 위해서는 비례 이득이 적분 이득 보다 10배 이상 클수록 좋다^[8]. 그러 나 뱅뱅 위상 주파수 검출기에 의한 리미티드 사이클 노이즈를 최소화하여 비선형 특성을 제거하고 낮은 지 터 성능을 얻기 위해서는 비례 이득 β 값을 작게 설정 해야 하므로 안정도를 위해서는 적분 이득 α 값도 작게

그림 3. 2차 매쉬 시그마 델타 모듈레이터

Fig. 3. Second order MASH sigma delta modulator.

설정해야한다. 하지만, 실제 적분 이득 α 는 그림 2의 누산기 연산 비트 폭(N)에 반비례 하여 결정되므로 적 분 이득을 작게 설정하기 위해서는 적분기의 연산 비트 폭을 증가시켜야 한다. 뿐만 아니라 그림 3에서 보이는 매쉬 (MASH) 구조 기반의 2차 시그마 델타 모듈레이 터의 연산 비트 폭 또한 증가해야 한다. 따라서 실제 회 로에서 작은 적분 이득의 구현은 상당한 칩 면적의 증 가를 야기하므로 적절한 α와 β 값을 설정해야 한다.

Ⅲ. 시뮬레이션 검증

뱅뱅 디지털 위상 동기 루프의 선정 파라미터 값에 의한 성능 변화를 분석하고 본 논문에서 제안된 설계 및 최적의 파라미터 설정에 의한 성능의 우수성을 시뮬 레이션을 통하여 검증하였다. 그림 2의 뱅뱅 위상 동기 루프의 성능을 CppSim 시뮬레이션 툴을 사용하여 확인 하였고, 이 때 뱅뱅 위상 주파수 검출기(BBPFD), 적분 루프 필터(INT), 2차 시그마델타 모듈레이터(2^nd-order ΣΔM), 그리고 주파수 분배기(/M, /N)는 verilog 코드 를 사용하여 구현하였으며, 디지털 제어 발진기(DCO) 는 CppSim에서 제공하는 모듈을 사용하였다^[9～10]. 기준 신호(Ref)의 주파수는 10MHz, 디지털 제어 발진기의 발진 주파수와 1MHz 옵셋에서의 위상 잡음은 각각 2GHz, -90dBc/Hz로 설정하였다. 주파수 나누기 회로의 N 값은 200, 2차 시그마 델타 모듈레이터의 샘플링 클 럭을 위한 주파수 나누기 회로 M 값은 4, 그리고 6비 트 연산 폭을 갖는 적분기 회로를 사용하였다.

1. 기존의 디지털 제어 발진기 이득

본 논문에서는 디지털 제어 발진기의 이득을 단위 비

(a)

(b)

그림 4. KF=3MHz일 때 뱅뱅 디지털 위상 동기 루프의 시뮬레이션 결과 (a) 주기 지터 (b) 위상 잡음 Fig. 4. Simulation results of bang-bang digital PLL with

KF=3MHz (a) period jitter (b) phase noise.

트 당 주파수 변화량인 주파수 해상도(KF)의 관점에서 분석하였다. 앞에서 살펴본 바와 같이 클럭 발생기 구 조를 위한 뱅뱅 디지털 위상 동기 루프 회로에서 디지 털 제어 발진기는 광대역과 초소형 특성을 고려할 때, 수십 KHz의 이득으로 설계할 수 없다. 뿐만 아니라 실 제 실리콘 CMOS 기반 회로 구현 시에는 공정, 온도 및 전압 편차를 고려해야 하므로, 기존에 구현된 뱅뱅 디지털 위상 동기 루프는 디지털 제어 발진기의 주파수 해상도 KF를 최대 수 MHz에서 최소 1MHz까지로 설 계하였다.

그림 4～5은 디지털 제어 발진기의 주파수 해상도 KF가 3MHz와 1MHz 일 때 주기 지터(period jitter)와 위상 잡음 시뮬레이션 결과를 보여준다. 기존의 뱅뱅 위상 동기 루프^[2～4]와 동일하도록 비례 이득 β 값은 1 이 되도록 설정하였고, 적분 이득은 적분기의 6비트 연 산 폭에 의해 2^-6이 된다. 그림 4～5에서 실효치(rms)

주기 지터는 KF가 3MHz와 1MHz 일 때, 각각 0.74, 0.41ps로 디지털 제어 발진기 주파수 해상도가 작을수 록 지터 성능이 개선됨을 알 수 있다. 그림 4의 (b)에서 보는 바와 같이, 디지털 제어 발진기 이득이 큰 경우 (KF = 3MHz) 리미티드 사이클 노이즈 영향이 커져 인 밴드(in-band) 위상 잡음이 증가하고 다수의 고조파 (harmonic) 성분이 발생하는 등 비선형 특성이 강하게 나타난다. 뿐만 아니라 2차 델타시그마 모듈레이터의 노이즈가 디지털 제어 발진기의 고주파 옵셋 위상 잡음 을 증가시키는 결과를 보인다. 반면 그림 5의 (b)에서 보는 바와 같이 디지털 제어 발진기의 이득이 작은 경 우(KF = 1MHz), 그림 4의 (b) 비해 비선형 특성 및 2 차 델타시그마의 고주파 노이즈 영향이 감소하였다. 하 지만, 여전히 비선형 특성에 의한 다수의 고조파 성분 발생과 위상 동기 루프의 대역폭 조절이 불가능한 문제 를 보이고 있다.

(a)

(b)

그림 5. KF=1MHz일 때 뱅뱅 디지털 위상 동기 루프의 시뮬레이션 결과 (a) period 지터 (b) 위상 잡음 Fig. 5. Simulation results of bang-bang digital PLL with

KF=1MHz (a) period jitter (b) phase noise.

2. 제안된 작은 비례 이득 설정

그림 6은 그림 5 (b)의 기존 구조(β = 1)와 제안된 작은 비례 이득(β = 2^-4)을 적용한 뱅뱅 디지털 위상 동 기 루프의 위상잡음 시뮬레이션 결과를 비교한 결과이 다. 안정도를 만족하면서 작은 β값의 영향을 살펴보기 위해 적분 이득 α는 2^-8로 설정하였으며, 나머지 파라미 터는 그림 5의 시뮬레이션 환경과 동일하게 설정하였 다. 그림 6에서 보는바와 같이 비례 이득을 감소시켜 선형 아날로그 위상 동기 루프의 특성에 가까운 위상잡 음 결과를 얻을 수 있으며, 또한 위상 동기 루프 대역폭 도 대략 300KHz로 조절 가능함을 확인 할 수 있다.

그림 6. β = 1인 기존의 구조(파란실선)와 β = 2^-4인 제 안된(빨간실선) 뱅뱅 디지털 위상 동기 루프의 위상잡음 시뮬레이션 결과

Fig. 6. Phase noise simulation results of bang-bang DPLL with conventional β = 1 (bule) and proposed β = 2^-4(red).

3. 적분 이득

제안된 설계에서는 비례 이득 β를 줄여 선형 특성의 뱅뱅 디지털 위상 동기 루프 특성을 얻어야 하고, 공정 편차에 의해 β 또한 편차를 가지므로 이를 고려하여 충 분한 안정도를 갖도록 설계하는 것이 중요하다. 따라서 되도록 작은 적분 이득을 설정하는 것이 유리하다. 그 림 7은 비례 이득 β와 적분이득 α의 변화에 따른 디지 털 제어 발진기 코드 변화를 시뮬레이션한 결과이다.

나머지 파라미터 값은 그림 5의 시뮬레이션 환경과 동 일하다. 그림 7의 (a)와 (b)는 6비트의 연산 폭을 가지 는 동일한 적분기를 사용한 반면 비례 이득은 각각 2⁰ 과 2^-4로, α/β 비율은 각각 1/64와 1/4로 설정되었다. 시 뮬레이션 결과에서 보는 바와 같이 α/β 비율이 높은 그림 7 (b)는 동기 되지 못하고 발산함을 확인할 수 있

(a)

(b)

(c)

그림 7. 디지털 제어 발진기 코드 시뮬레이션 결과 (a) α = 2^-6 and β = 2⁰ (b) α = 2^-6 and β = 2^-4 (c) α = 2^-8 and β = 2^-4

Fig. 7. Digital code simulation results of digitally controlled oscillator (a) α = 2^-6 and β = 2⁰ (b) α

= 2^-6 and β = 2^-4 (c) α = 2^-8 and β = 2^-4.

다. 따라서 적분 이득의 감소 없이 비례 이득만 줄일 경 우 불안정하게 동작할 수 있다.

그림 7 (c)는 (b)와 비교하여 α 값을 2^-6에서 2^-8 로 감소시켰으며 이때 α/β 비율은 1/16이고 시뮬레이션 결

과에서 보는 바와 같이 안정하게 동작함을 확인할 수 있다. 한편, 안정도를 좋게 위해 적분 이득 α 값을 작게 설정하면 적분기의 연산 비트 폭이 증가해야 하고 이는 칩 면적의 증가를 야기한다. 따라서 안정도와 동시에 요구되는 칩 면적을 만족시킬 수 있는 적절한 α와 β 값 을 설정해야 한다. 그러나 적분기 및 시그마델타 모듈 레이터의 연산 비트 폭 증가는 정수 어레이 개수 증가 에 비해 전력 소모 및 칩 면적에서 효율적인 장점을 보 인다.

Ⅳ. 결 론

본 논문에서는 초소형, 저전력, 저지터, 광대역 및 대 역폭 조절이 가능한 선형 디지털 뱅뱅 위상 동기 루프 설계 기법에 대해서 제안하였다. 제안된 설계 기법은 디지털 발진기 제어 이득은 크게 가져가되 비례 이득을 감소시켜 뱅뱅 디지털 위상 동기 루프의 리미티드 사이 클 노이즈를 제거하고 대역폭 조절이 가능한 선형의 디 지털 위상 동기 루프 설계가 가능하다. 비례 이득이 너 무 작을 경우 안정도를 충족하지 못할 수 있기 때문에 적분 이득 α 값도 동시에 감소시켜야 하며 이때에도 칩 면적을 고려한 최적 값을 설정해야 한다. 제안된 뱅뱅 디지털 위상 동기 루프 파라미터 선정 기법을 적용하면 칩 면적의 대부분을 차지하는 정수 어레이 개수는 적게 가져가면서도 단일 비트로 구성된 비례 패스 이득을 감 소시켜 칩 면적, 전력소모 또는 잠김시간 증가를 최소 화하면서 효과적으로 비선형 특성을 제거할 수 있다.

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저 자 소 개 홍 종 필(정회원)

2005년 한국항공대학교 항공전자 공학과 학사 졸업.

2007년 KAIST 정보통신공학과 석사 졸업.

2010년 KAIST 정보통신공학과 박사 졸업.

2010년 3월～2012년 8월 삼성 전자 시스템 LSI 사업부 책임 연구원.

2012년 9월～현재 충북대학교 전자정보대학 전기 공학부 조교수

<주관심분야 : 혼성신호회로 설계, RF/Analog 집적회로 설계, 초고주파 신호원 설계>

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