국립전파연구원

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(1)EMC 대책 • 설계 보고서. 한 국 전 파 진 흥 협 회 부 설 EMC기술지원센터.

(2) EMC기 술 지 원 센 터 1. 제품사진 - 제품 정면. 그림 1. 제품 정면. - 제품후면. 그림 2. 제품후면. 페이지. 2/18.

(3) EMC기 술 지 원 센 터 2. 제품의 기술적 사양 - AC 전원을 입력 받아 AC-DC converter를 거쳐 DC 전원으로 변화하여 main board 를 동작시키는 비교적 simple한 구조를 가지고 있음. - 본 제품은 User Programmable Linux Embedded 9 serial to Ethernet Converting system이다. - 본 제품은 Embedded Linux Kernel과 16Mbytes Flash, 32Mbytes의 RAM memory와 400MHz 고성능 CPU를 탑재하고 있어 rear time processing이 가능한 Programmable system 이다. - 본 제품은 9 serial port와 Ethernet 1 port를 지원하며 멀티 포트 통신전용 독립 컴퓨 터 시스템으로 사용되어, 컴퓨터 없이 각종 serial 장비로부터 data 수집, 제어, 감시 와 data logger 기능을 수행 할 수 있다. 본 제품의 program 기능은 일반 Desktop Linux System의 Program과 동일하여 Linux System의 모든 기능에 대한 호환성을 제 공한다.. 내부 구조. 페이지. 3/18.

(4) EMC기 술 지 원 센 터. 2.1 제품의 사양 및 동작 원리. 페이지. 4/18.

(5) EMC기 술 지 원 센 터 2. 2 제품의 블록도. - 제품의 제어장치 동작원리 LAN 통신 I/O port & RS-232 serial port. Power part ->AC-DC converter. Main CPU part – 연산, 제어 및 data 처리. Memory part. RS-232/485 통신 I/O ports. 페이지. 5/18.

(6) EMC기 술 지 원 센 터 2. 3 PCB 구조 Main board. top면. Main board. bottom면. 페이지. 6/18.

(7) EMC기 술 지 원 센 터 3. 전자파 문제 사전 검토 및 문제 제기 제품 구조가 중간에 main chip이 위치하고 아주 가까운 거리에 noise가 가장 많은 memory가 위치하고 있고 driver IC, I/O chip들이 끝부분에 위치하면서 넓은 ground를 사 용 하다 보니 noise 관점에서는 비교적 좋은 layout을 가지고 있었고 EMI radiation에서는 I/O port를 타고 나오는 noise가 발견 되었음. 특히 LAN 통신을 할 때 LAN을 타고 나오는 문제는 향후 EMI 편차를 가져올 수 있는 가 능성이 있어 보였음. 따라서, 이에 대한 대책이 필요했고 memory chip가 main CPU 사 이에 부족한 by-pass cap으로 인해 system clock이 limit를 약간씩 걸쳐 margin이 부족 하였음. 또한 RS-232 port와 chassis 간에 contact 문제로 인해 chassis 대책이 약간 필요했음. AC-DC converter는 기존에 사용하던 모듈을 그대로 가져왔는데 기존에도 conduction으 로 문제가 있었고, 향후 이에 대한 대책을 하지 않아 이번 모델에서도 똑같은 문제를 가 져왔음. AC-Dc converter에 대한 대책은 반드시 필요함.. 4. 노이즈/EMC 문제 분석 4.1 초기 제품의 시험결과 본 제품은 class A급 제품으로 AC-DC converter에 대한 대책을 전혀 고려하지 않아 conduction에서 limit 대비 5dB이상 over하는 결과를 낳았고 또한 radiation에서 LAN port를 타고 나오는 LAN clock, RS-232 port를 타고 나오는 clock 성분에 noise, main CPU와 memory간에 발생하는 system clock이 chassis를 타고 나오는 문제 등이 발생 함.. 4.2 노이즈 문제 분석 4.2.1 main board Main board에서는 처리 속도가 가장 빠르면서 반면에 가장 많은 noise를 발생시키는 CPU part에 대한 대책이 필요했고, regulator로부터 오는 Vcc 전원과 CPU와 같은 전원 을 쓰고 있는 주변 chip들 또는 가까이에 있는 signal에는 언제든지 coupling이 될 수 있는 조건이 가까이에 있기 때문에 Vcc와 ground 사이에는 1inch 마다 by-pass cap을 페이지. 7/18.

(8) EMC기 술 지 원 센 터 해주어야 하는데 본 제품은 제품가격 상승을 고려해서인지 약간씩 부족하거나 한쪽으 로 너무 몰려 있는듯한 느낌을 주고 있음. 또한 주변 I/O Chip과 CPU 사이에 전원은 Vcc층으로 가기는 하지만 Pattern으로 가는 곳에는 반드시 있어야 할 By-pass cap이 빠 져있는 곳이 있었음.. 이는 향후 불필요한 Noise 방사를 일으킬 수 있는 요건이 되면. 반드시 by-Pass cap으로 Filtering을 해주어야 함. LAN port는 X-tal을 따로 쓰면서 Chip과 Port 사이에 거리가 매우 가까워서 아주 좋은 구조를 가지고 있었고 LAN Ground와 Digital Ground와 분리를 시켜 Noise가 Ground를 타고 나오는 부분에서는 매우 좋은 결과를 가져 왔지만 LAN signal에 대한 대책은 전혀 되어 있지 않아 있었음. 이는 LAN Signal이 25MHz 이상 최대 250MHz까지 High Speed 로 동작을 하게 될 경우 (이 제품은 아니지만) 거리가 짧더라도 800MHz 이상 대역에서 문제를 발생할 수 있음을 간과해서는 안되며 Signal에는 0Ω으로 자리를 만들어 두어 향후 문제가 발생했을 때 EMI에 대한 대책을 할 수 있게 해야 할 걸로 보임. LED Signal은 물론 매우 낮은 Speed로 동작을 하지만 내층에서 Signal을 끌고 올 때 Memory Chip으로 통과해서 온다거나 또는 이를 피해서 PCB 외곽으로 너무 많이 돌아 온다거나 한다면 Loop 안테나를 만들 수 있는 요건이 될 수 있음. 이 제품에서는 Class A 제품이므로 Limit를 Over까지 하는 수준은 아니었지만 자칫 문제가 될 수도 있 었음. 향후 이런 문제가 발생하게 되면 LED Clock에 By-pass Cap을 사용하여 Noise에 대한 대책을 할 수 있다. RS-232 port는 근본적으로 Signal에 Bead를 사용했다거나 By-pass Cap을 사용해서 EMI나 다른 내성 시험에 대한 대책이 잘 되어있는 구조를 가지고 있었고 Signal Pattern이 내층에서도 Ground를 적절히 이용하여 잘 되어있는 구조였고 한가지 아쉬운 부분은 일렬로 배치를 하다 보니 가장 끝 부분에 있는 Port는 중간 부분에 있는 Port 보다 상대적으로 Noise를 발생 시킬 수 있는 조건을 더 갖추고 있었다. 따라서 Signal 대책을 할 때 Pattern이 긴 Port에는 중간 부분에서 한번 더 By-pass를 해 줄 수 있는 Cap을 사용하여 Filtering을 한다거나 또는 Damping 저항을 사용해서 Filtering을 했다 면 더 좋은 구조가 될 수 있었을 것으로 판단됨. 또한 Chassis Ground를 적절히 이용하지 못하고 Contact이 잘 되지 않아 제품에 편자 를 가져올 수 있는 요건을 갖추고 있었음. PCB Ground를 보게 되면 Top면 바로 밑으로 Ground층을 두어 Ground로 인한 페이지. 8/18.

(9) EMC기 술 지 원 센 터 Common mode noise 발생 요인을 줄인 건 좋은 구조이다. 하지만 ground층과 ground 층끼리 via hole로 연결 시켜주어야 했는데 이런 부분들이 많이 부족했음 또한, mountain hole이 중간에서 약간 밑 쪽에 하나 더 있었더라면 더 좋았을 텐데 이런 부분 은 설계 시 고려하지 못한 부분으로 판단됨. Vcc. CHIP. cap. cap. cap. cap. cap. load. *** 최소 1inch 마다 by-pass cap 적용. 4.2.2 기구부분 본 제품은 기본적으로 Chassis에 완전히 Shield가 잘 되어 있는 제품으로 ESD에 대한 대책, EMI에 대한 대책이 아주 잘 되어 있었다. 하지만 AC – DC converter를 사용할 때 F.G를 적절히 이용하지 못한 건 아쉬운 부분으 로 남는다. AC-DC converter는 반드시 F.G.(또는 chassis ground)와 연결을 시켜 주어야 conduction에서 문제를 발생시키지 않는다. 최종 이 제품은 conduction에서 limit를 5dB 이상 over 했었음.. 5. EMC를 고려한 설계•대책 및 결과 5.1 회로 부품 변경 및 수정사항 5.2 회로 부품 변경 및 수정사항 1. main CPU 와 memory 사이에 Vcc-GND 사이에는 by-pass cap 1nF을 1 Inch 마 다 추가 해주었음. 2. AC-DC converter에서 AC 양단에 line filter를 추가했고 X-cap (100nF)을 추가 실장함. 3. AC-DC converter에서 F.G에는 normal mode coil을 추가했고 F.G에서 wire로 chassis와 contact을 시켜 주었음.. 페이지. 9/18.

(10) EMC기 술 지 원 센 터 6. 시험에 따른 설계•대책 측정결과 및 분석 6.1 설계 • 대책 후 데이터. - EMI radiation data. 페이지. 10/18.

(11) EMC기 술 지 원 센 터 - EMI conduction data. 페이지. 11/18.

(12) EMC기 술 지 원 센 터 7. 설계·대책 Design Rule. High frequency noise. Low frequency. Ground & layout & partition Layout & migration 해설. 페이지. 12/18.

(13) EMC기 술 지 원 센 터. • • •. 고속의 부품을 전원과 가깝게. • • •. Noise 성격(주파수)이 다르면 다점접지로 전환. • •. 외부 cable의 종류에 따라 대책 방법 결정. Power를 많이 소모 하는 부품을 전원과 가깝게 BUS에 대응하는 mirror plane에는 ground 분리시키는 디자인 지양 (comp hole, signal via, screw hole, test point, moat) 전원선의 길이가 길어지면 noise 제거용 capacitor 추가 외부와 연결되는 I/O에는 filter 역할을 할 수 있는 부품 추가 (EMS 문제까지 고려하여 한꺼번에 해결 할 수 있도록 선정) 대전류 부품의 경우 전원 trace 또는 plane을 짧고 넓게. 페이지. 13/18.

(14) EMC기 술 지 원 센 터 7.1 DESIGN Rule Design Rule 주기성이 있는 CLK Trace. 내용. 비고. 거리가 1 inch 이상인 회로에서는 clock 발생원에서는. R,F. rising time의 지연을 줄 수 있는 회로가 필요하고. C. 수신측에서는 고조파의 반사를 위한 회로가 필요함 BUS처럼 성격이 비슷한 신호선이 길거나 여러 개 일. BUS trace. 경우 반드시 image return을 위한 Ground path를. Layout. 굵고 짧게 할 수 있도록 부품을 배치하고 trace를. &route. routing 한다. 신호의 흐름과 전원배치를 고려한 부품의 layout. 부품의 layout. 다층 기판의 경우 신호의 흐름은 고려하지만 전원에. 전원. 대한 고려는 하지 않고 design이 마무리 될 때. 우선. partition 만 하는 경우가 많음. 이 경우 양면 기판과 같은 특성임. 전원 배치 전원부 filter 사용. Shield cable. VCC의 공급경로를 짧게 할 수 있도록 부품의 배치. Decoupling. 길어질 경우 1 inch 마다 capacitor 추가.. capacitor. Normal mode filter를 사용하되 병렬로 사용할 것.. 전원filter. Shield cable을 연결 시 접지는 가장 적은 noise level. chassis. 이 된 후에 연결 할 것, I/O는 CPU, memory등. filtering. 고속의 부품과는 회로적으로 멀리 떨어져 있으므로. isolate. 가능한 방법을 강구해야 함. None-shield cable 내부 wire harness. 반드시 filtering을 한 후에 외부로 interface 함.. filtering. Noise 경로를 피하고 가능하면 wire 사용을 피하고. wire. Board to board 구조로 바꾼다.. 페이지. 14/18.

(15) EMC기 술 지 원 센 터 7.2 전원 시스템 설계 원칙 1) 게이트 간에 저 임피던스 접지 연결을 할 것. - 접지 접지 평면이면 충분히 공통경로 잡음의 문제를 해결 - 공통경로 잡음은 inductive coupling과 관련됨 - 모두 복귀신호 루프간의 간섭에 의존 2) 두 게이트의 전원 핀 간의 임피던스는 접지 핀 간의 임피던스 만큼 작도록 할 것. - 공통 경로 잡음은 전원선에도 있음 - HI 상태의 출력은 전원전압에 직결 - 전원 전압의 변동은 출력전압에 직접 반영 - 복귀 전류의 영향이 무시할 수 있을 만큼 작아야 함 3) 전원과 접지 간에 저 임피던스 경로를 만들 것. - 송신 신호레벨 유지를 위해 전원과 접지사이에 저 임피던스 경로가 있어야 함 - 복귀 전류가 돌아오는 경로의 저 임피던스가 유지되어야 함 4) 설계원칙 만족여부 - 접지단자 사이 접지 평면으로 연결 - 전원 단자사이에 저 임피던스 결로 * 접지에 by-pass capacitor * 접지층 연결 * 접지로부터 2차 by-pass capacitor - 게이트마다 전원에서 접지로의 by-pass capacitor 부착. 7.3 POWER 및 Ground 평면의 Capacitance 1) 병렬 전원층과 접지층은 세 번째 level의 by-pass capacitance 제공 – 이 경우 전 원 접지 평면 커패시턴스는 lead 인덕턴스가 0이고 ESR이 없음. 2) 전원과 접지평면 사이의 커패시턴스 Cpowerplane = 0.225ετA / d 층간 간격 0.01 FR-4는 100pF/in². 페이지. 15/18.

(16) EMC기 술 지 원 센 터. 7.4 접지 평면과 적층 방법 1) 고속 디지털 시스템에서 접지 평면과 전원평면의 세가지 중요한 기능 - 디지털 신호를 교환하기 위한 안정적인 기준 전압 공급 - 모든 logic devices에 전원 분배 - 신호간 누화 방지 2) 누화 해석 * 짧은 trace란 mutual inductance에 의한 집중 모델에 의한 해석 * 긴 trace란 forward coupling 과 reverse coupling 해석 3) 적층 기법 : 누화 control 기능 4) 계산에 의한 해석 결과의 한계 극복 - 시제품 제작과 특성 측정에 의한 정밀도 개선 5) 고속 신호 전류의 최소 인덕턴스 전달 경로 페이지. 16/18.

(17) EMC기 술 지 원 센 터 - 저속 신호 * 저항이 적은 경로를 따라 전달 * 대개 최단거리의 경로를 선택 - 고속 신호 * 최소 임피던스의 경로를 따라 복귀 전류가 흐름 * 주파수가 높아지면 인덕턴스의 비중이 커짐 * 인덕턴스가 낮은 경로를 선택 * 최소 인덕턴스 복귀경로는 신호도체 (trace)밑에 놓이게 되며 전체 loop면적을 최소로 함 즉 신호 트레이스의 그림자가 됨.. 페이지. 17/18.

(18) EMC기 술 지 원 센 터 6) 접지 평면에서의 Crosstalk. - 누화 : mutual inductance, mutual capacitance에 의존. 디지털 시스템에서는 주로 유도성 누화가 크다 - 복귀전류가 자기장을 형성. -> 다른 회로에 자기장을 유도, 유도성 누화가 됨. - 유도된 전압 -> 전류 변동에 비례 , 파형의 상승/하강 모서리가 급하면 더욱 커 짐 - 두 선간의 mutual inductive crosstalk Crosstalk = K / 1+(D/H)². 페이지. 18/18.

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