슈퍼 칩 구현을 위한 헤테로집적화 기술
이강욱†
Ultimate Heterogeneous Integration Technology for Super-Chip
Kang-Wook Lee†
(2010년 12월 1일 접수 : 2010년 12월 16일 게재확정)
Abstract: Three-dimensional (3-D) integration is an emerging technology, which vertically stacks and interconnects multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip to form highly integrated micro-nano systems. Since CMOS device scaling has stalled, 3D integration technology allows extending Moore`s law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. The potential benefits of 3D integration can vary depending on approach; increased multifunctionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, increased yield and reliability, flexible heterogeneous integration, and reduced overall costs. It is expected that the semiconductor industry`s paradiam will be shift to a new industry-fusing technology era that will offer tremendous global opportunities for expanded use of 3D based technologies in highly integrated systems. Anticipated applications start with memory, handheld devices, and high-performance computers and extend to high-density multifunctional heterogeneous integration of IT-NT-BT systems. This paper attempts to introduce new 3D integration technologies of the chip self-assembling stacking and 3D heterogeneous opto-electronics integration for realizng the super-chip.
1. 서 론
Moore의 법칙으로 알려져 있듯이, 지금까지 LSI는 미세
가공기술의 진보에 따른 반도체소자의 미세화를 통해 2- 3년에 4배라는 놀라운 속도로 고성능화, 대용량화가 달성 되어져 왔다. 그러나 반도체 소자의 미세화가 22 nm node, 11 nm node 이하로 진행됨에 따른 누설전류(Leakage Current)의 증가, 특성 불균형의 증가, 소비전력의 증대 및 노광장치등의 고가화에 따른 제조 코스트의 증가 등, 소 자 미세화에 따른 다양한 문제들이 대두되어지고 있다. 이 와같은 문제들을 해결하기 위해서는 소자의 미세화 이외 에, LSI에 실장기술, MEMS (Mechanical-electrical micro
system) 기술 및 포토닉스기술 등의 이종기술을 융합시킨
새로운 직접화기술이 필요로 하다. 최근 주목을 받고 있 는 대표적인 직접화기술 중 하나가 삼차원집적화(Three- dimensional Integration) 기술이다. 최근 수년 사이에 삼차 원집적화 기술이 급속하게 발전한 배경에는, 길이가 수십 µm로 매우 짧은 실리콘 관통전극(TSV: Through-Silicon Via)를 통해 여러층으로 적층화 된 칩들이 전기적으로 접 속된 삼차원집적회로(3-D IC)가 병렬처리에 적합하고, 시 스템의 소형화, 고속화 및 저소비전력화를 동시에 실현시
킬 수 있다는 가능성들이 보고되었기 때문이다.1-10) 본 연구실에서는 오래전 부터 웨이퍼접합방식(Wafer-
to-Wafer)을 이용한 삼차원집적화기술을 선도적으로 개
발하여 왔다. 웨이퍼 접합방식을 이용한 심차원집적화기 술의 경우, 모든 공정이 웨이퍼 상태에서 진행이 되므로 생산성을 높일 수 있는 장점이 있으나, 발생된 불량 칩을 도중에 제거하는 것이 불가하므로 웨이퍼 적층수 증가에 따라 수율이 저하된다는 문제와 종류가 다른 이종 칩을 적층하는 것이 불가하다는 문제가 있다. 칩 접합 방식 (Die-to-Die)의 경우 양품 칩(KGD: Known Good Die)을 선별적으로 적층할 수 있으므로 높은 수율을 확보할 수 있으나 생산성이 낮다는 단점이 있다. 이러한 문제를 해 결하기 위해 본 연구실에서는 KGD들 만으로 구성된 자 기조직화된 웨이퍼(Self-assemblied Wafer)를 접합하여 적 층하는 새로운 웨이퍼집적화기술을 개발하였다. 이를 통 해 높은 수율의 삼차원적층칩을 높은 생산성을 통해 낮 은 비용으로 제작하는 것이 가능할 것으로 기대된다.11-12) 한편 최근들어 의료. 자동차 분야 등 반도체 기술의 새 로운 시장을 창출하기 위해, CMOS LSI, MEMS 센서 등과 같은 전기소자와 포토다이오드(PD), 발광소자(VCSEL), optical waveguide 및 modulator등과 같은 광학(Photonic) 소
†Corresponding author
E-mail: [email protected]
특집 : 일본에서의 인쇄기술과 TSV기술
2 이강욱
자 등의 이종소자들을 융합한 광전자시스템의 구현을 통 해 성능을 획기적으로 향상시키고 소비전력을 낮추고자 하는 요구가 증가하고 있다. 본 연구실에서는 CMOS LSI, MEMS 센서 및 광학(Photonic) 소자 등의 이종소자들을 높은 수율 및 낮은 제조비용으로 융합할 수 있는 새로운 삼차원헤테로집적화기술(3D Heterogeneous Integration Technology)을 개발하였다.13-14)
본 논문에서는 삼차원집적화기술의 현황 및 과제에 대 해 개략적으로 언급을 한 후, 본 연구실에서 개발한 새로 운 개념의 삼차원집적화 기술인 자기조직화 웨이퍼집적화 기술 및 삼차원헤테로집적화기술에 대해 소개를 하고자 한다. 우리는 이를 수퍼 칩(Super-Chip) 기술이라 부른다.15)
2. 삼차원집적화기술의 현황과 과제
삼차원집적회로(3-D IC) 라는 개념은 오래전부터 제안 되어져 왔으나 양산에 적합한 제조기술이 아니었기 때문 에 그동안 실용화 되지를 못했었다. 그러나 최근들어, 제 작된 LSI를 적층한 후에 실리콘 기판을 관통하여 형성한 TSV를 통해 적층된 LSI들을 전기적으로 접속하는 제조 기술이 제안된 이후, 실용화을 목표로 한 연구개발이 주 요 반도체 업체와 대학 및 연구기관들을 중심으로 전세 계적으로 활발하게 진행되어져 오고 있다. Fig. 1은 TSV
를 적용하여 구성된 3-D IC 단면구조의 모식도 (a)와 본 연구실에서 제작한 3-D IC 단면구조의 SEM 사진 (b)을 보 여준다. 1989년에 제안한 웨이퍼접합기술을 적용하여16) 두께 30-µm를 갖는 웨이퍼를 3층 적층한 구조로, 직경 2-µm 이하의 미세한 TSV 형성기술17-19), 직경 5-µm 이하 의 미세 금속범프 형성기술20-22), 5-µm 이하의 좁은 웨이 퍼사이의 틈에 수지를 주입하는 특수한 underfill 기술23-24) 등, 핵심 요소기술들을 개발하였다. 이와 같은 웨이퍼접 합방식에 의한 삼차원집적화기술을 이용하여3층 구조의 이미치센서칩25), 3층 구조의 삼차원공유메모리26), 4층구 조의 인공망막칩27)및 4층 구조의 마이크로프로세서칩28) 등의 시작품을 성공적으로 제작, 양호한 동작특성을 확 인하였다.
본 연구실에서 제안한 웨이퍼접합방식에 의한 삼차원 직접화 기술은 집적회로가 이미 만들어져 있는 완성된 웨 이퍼를 여러층 접합하여 3-D IC를 제작하는 것으로, 제 조방법의 차이에 따라 다양한 구조가 구현 가능하다.
Fig. 2(a)는 front-via 방식에 의한 3-D IC제조방법을 보 여주고 있다. 그림에서 보여주고 있듯이, 웨이퍼 표면으 로 부터TSV를 형성한 완성된 웨이퍼를 접착물질을 이용 하여 지지기반에 접합시킨 후, 기계적 연마에 의해 TSV 의 하단면이 노출될 때 까지 박막화를 한 후, 노출된 TSV 위에 수 µm 크기의 금속범프를 형성한다. 그 후 위치정 합(alignment)을 통해 지지기반에 접합된 웨이퍼와 TSV 및 금속범프가 형성된 다른 웨이퍼를 접합시킨다. 이러 한 공정을 반복함으로써, 집적회로를 여러층 적층화한 3- D IC를 제작할 수 있다. 지지기반으로 두꺼운 LSI 웨이 퍼를 이용하는 것도 가능하다. Fig. 2(a)는 back-via 방식 에 의한 3-D IC제조방법을 보여주고 있다. 이 방법에서 는 실리콘 기반을 박막화 한 후에 웨이퍼 뒷면으로 부터 TSV와 금속범프를 형성한다. TSV는 LSI 회로내 다층배 선의 최하층 배선에 전기적으로 접속이 된다. Via 형성방 식과 TSV의 크기, 재질 및 횡종비(Aspect Ratio)는 적층 하고자 LSI 제품의 용도 및 신뢰성 수준 등에 따라 다양 한 조합으로 구성이 되어질 수 있다.
삼차원집적화에서는 TSV 외에 웨이퍼 혹은 칩들 간의 접합기술이 중요하다. 접합방법으로 유기재료를 이용하 는 글루 접합(Glue Bonding), 산화막-산화막간의 직접 접 합(Direct Bonding) 및 금속-금속간의 직접접합 혹은 공정 접합(Eutectic Bonding) 등 다양한 방법들이 검토되고 있 다. 그러나 이러한 접합방식들은 일장일단의 장단점을 가 지고 있어, 적층하고자 LSI 제품의 용도 및 신뢰성 수준 등에 따라 접합방식을 최적화 할 필요가 있다. 최근에는 웨이퍼 혹은 칩들간의 접합 신뢰도를 높이기 위한 물리 적 접합과 동시에 금속범프에 의해 상하간 웨이퍼 혹은 칩들을 전기적으로 접합하는 하이브리드 접합방식에 대 한 관심이 증가하고 있다. 본 연구실에서는 Fig. 3에서 보 여주고 있듯이 금속범프을 이용하여 상하간 웨이퍼를 가 접합 한 후, 진공중에서 웨이퍼간의 미세한 틈을 통해 액 Fig. 1. Cross-sectional structure (a) and SEM cross-sectional (b) of
3D IC.
체 상태의 접합제를 주입하는 진공주입방식을 이용한 웨 이퍼접합방식을 개발하였다.23-24)진공주입방식을 이용하 면 금속범프 주위에 빈 공간이 형성되지 않으므로 범프 간의 접합 신뢰성을 높이는 것이 가능하다.
최근 들어 TSV를 이용한 3-D IC의 실용화를 목표로, 다양한 개발들이 진행되어지고 있다. 그러나 아직 실용 화까지에는 많은 과제들이 남아있다. 우선 고집적, 고성 능 3-D IC의 실현을 위해서는 미세한 크기를 가지면서도 저항이 낮은 TSV가 필수적이다. 현재 TSV용 금속재료로 LSI분야에서 실적이 있는 Cu와 W이 주로 적용되어지고 있다. 전해도금방식을 이용하는 Cu의 경우, 낮은 저항과
높은 Filling특성의 장점이 있으나 Si과의 열팽창계수 차 이에 의한 열응력 및 금속오염 등의 우려로 인해 후속의 공정온도를 400oC 이하로 유지해야 할 필요성이 있다. 반 면 W의 경우 후속 공정온도에의 제약이 없고 금속오염 등의 우려가 없어 LSI에서 많이 적용이 되고 있으나 일 반적으로CVD 방식을 이용하므로 성막속도에 제약이 있 다. 따라서 일반적으로 TSV 직경이 크고 aspect ratio가 작 을 경우에는 Cu가, TSV 직경이 작고 aspect ratio가 클 경 우에는 W을 적용하고자 하는 경향이 있다. 금속범프 형 성 기술도, TSV 기술, 웨이퍼/칩 접합기술과 함께 중요한 기술 중의 하나이다. 삼차원집적화 기술의 진척과 함께 Fig. 2. Fabrication processes of 3D IC. (a) Front-Via Method, (b) Back-Via Method.
Fig. 3. Hybrid wafer bonding technology using adhesive injection method. (a) Wafer Alignment (b) Temporary Bonding (Metal Bonding) (c) Adhesive Injection.
4 이강욱
고밀도 접속에 대응하기 위해 미세한 크기의 범프가 필 요해 지고 있으나, 신뢰성 측면을 고려하여 어떠한 조성 을 갖는 미세 범프를 구현해야 할 지가 중요한 과제가 되 고 있다.
이외에도 실리콘기반의 박막화에 따른 금속오염 및 결 정결함 등 의 영향을 해결하기 위한 개더링(Gettering) 처
리29-31), TSV구조를 갖는 삼차원집적화에 따른 응력의 영
향32-34), 3-D IC내 소자들의 동작에 의한 열의 축적, 특히
hot spot 문제, 열에 의한 TSV 저항 및 용량 변화, charge- pumping, 전자장 간섭 문제, 그리고 새로운 설계 및 test 방법 등, 상용화까지는 해결해야 할 과제들이 많이 산적 해 있다.
3. Super-Chip 기술
3.1. Super-Chip 개념
삼차원집적화기술의 실용화 측면에서, 향후 가장 중요 한 요인으로 고려되는 것이 칩 및 웨이퍼의 적층화 방식 이다. 지금까지 적층방법으로 칩-칩(C-to-C) 적층, 칩-웨 이퍼(C-to-W) 적층 및 웨이퍼-웨이퍼(W-to-W) 적층방식 이 검토되어져 왔다. 그러나 적층 후의 제조 수율, 생산 성 및 KGD 적층 가능성 등, 종합적 관점에서 고려하면 각각의 공정이 일장일단의 장단점이 있으므로, 향후 실 용화가 진행됨에 따라 양산에 적합한 적층방식을 구현하 는데 있어 심각한 문제로 대두될 가능성이 있다. 따라서 이러한 문제들을 해결하여, 빠른 생산성으로 크기가 다 른 KGD들을 높은 수율로 적층할 수 있는 새로운 삼차원 집적화기술의 개발이 요구되어지고 있다.
이와 같은 삼차원집적화기술에의 요구에 대응하기 위
해 본 연구실에서는 KGD들로 구성된 자기조직화 웨이 퍼를 여러층으로 접합하는 새로운 삼차원집적화기술을 개발하였다.11-12) 이 새로운 삼차원집적화기술은 Fig. 4에 서 보여주고 있듯이, 다수의 KGD들을 웨이퍼 상태에서 일괄적으로 적층을 하는 기술이다. 이 기술을 이용하면 KGD들의 일괄적층 뿐 만 아니라 크기가 다른 칩 및 다 른 기술로 제작된 다양한 종류의 칩 들을 일괄적층하는 것도 가능하게 된다. 본 연구실에서는 이러한 기술을 이 용하여 Fig. 5에서 보여주고 있는 궁극의 3-D IC인 super- chip의 구현을 목표로 하고 있다.
3.2. Self-Assembly 기술
본 연구실에서 제안한 super-chip 기술에서는, 액체의 표면장력을 이용하여 지지기반 웨이퍼상에 다수의 KGD 들을 일괄실장하는 자기조직화(Self-Assembly) 기술을 적 용하여 KGD들로 구성된 자기조직화 웨이퍼를 제작한다.
이 자기조직화 웨이퍼를 별도의 LSI 웨이퍼에 접합시킨 후에 지지기반 웨이퍼를 분리한 후 KGD들을 웨이퍼 상 Fig. 4. Concept of super-smart stack 3D integration technology by self-assembly.
Fig. 5. Concept of 3D super-chip.
태로 기계연삭 및 CMP (chemical-mechanical polishing) 공정을 이용하여 박막화 시킨 후, 노출된 TSV 위에 금속 범프를 형성한다. 이러한 공정들을 반복적으로 행하므로 써 KGD를 웨이퍼 상태로 적층한 3-D IC의 제작이 가능 하게 된다. 이를 구현하는데 있어 핵심적인 기술이 액체 의 표면장력을 이용하여 복수의 KGD를 일괄 적층하는 self-assembly 기술이다. 액체의 표면장력을 이용하는 self-assembly 기술은 그동안 LED등과 같이 크기가 매우 작은 광학소자들을 실장하는 데 적용되어져 왔으나, 최 근들어 삼차원집적화에 적용하려는 움직임이 본격화하 고 있다. Fig. 6은 본 연구실에서 개발한 액체의 표면장력 을 이용하여 LSI 칩을 적층하는 self-assembly 기술의 개 념도를 보여주고 있다. 실리콘 기반 표면에 반도체 공정 을 이용하여 산화막을 형성한 후 패터닝 공정과 습식에 칭 공정을 통해 칩을 적층하고자 하는 부위의 산화막 영 역들만을 남기고 주변의 산화막을 완전히 제거한다. 칩 을 적층하고자 하는 부위는 친수성이 강한 산화막으로 이 루어지고 주변부는 소수성이 강한 실리콘 영역으로 구성 되어진다 (a). 상온에서 적정한 양의 액체를 칩을 적층하 고자 하는 친수성 영역에 공급을 한 후 (b), 복수의 KGD 들을 친수성 영역의 상부에서 간략하게 pre-aligning 을 한 후에 일괄적으로 떨어뜨리면 (c), 액체의 표면장력으로 인해 복수의 칩들이 동시에 자동적으로 aligning이 된 후 , 공급된 액체들이 증발이 되면 KGD들이 친수성 영역상 에 접합을 하게 된다.
Fig. 7은 실제로 5 mm크기의 칩을 이용하여 self-assembly 기술을 통해 복수의 칩들을 일괄접합하는 과정을 보여주 고 있다. Self-assembly후의 칩들의 평균 alignment 정밀도는 0.5µm이고, 복수의 칩들을 aligning 하고 접합하는데 소요 된 전체 시간은 0.5초 이하이다.35-36)액체의 종류, 친수성 접합면의 재료 및 표면조도 등 을 최적화 할 경우, 액체가 증발한 후에 별도의 가압이나 접착제를 사용하지 않아도
칩과 기반간에 충분한 접합강도를 확보하는 것이 가능하 다. HF가 0.5 wt% 함유된 DI wafer를 액체로 적용하고, 기 반의 접합영역으로 표면조도가 좋은 열 산화막(Ra: 1.7- 1.9Å)을 적용하여 self-assembly 접합을 했을때 칩과 기반 간에 5 MPa 이상의 인장접합강도를 확보하였는데36),이 는 박막화 등의 후속공정을 진행하는데 문제가 없을 것 으로 고려된다. Fig. 8에서는 self-assembly 기술을 이용하 여 LSI 칩 위에 크기가 다른 KGD를 3층 구조로 적층한
3-D IC 테스트 칩의 현미경사진을 보여주고 있다. 그림
에서 볼 수 있듯이 크기가 작은 칩 위에 크기가 큰 칩을 적층하거나 반대의 경우도 가능하므로 크기가 다른 다양 한 칩들을 적층하는 것이 가능하다. Self-Assembly 적층 방식의 경우, 기존의 pick-and-place 적층 방식에서 고정 도의 접합특성을 확보하는데 필요한 공정시간(aligning, 가압 및 승온/냉온 시간)을 혁신적으로 단축할 수 있으며, 웨이퍼 레벨에서 복수의 KGD들을 일괄적으로 접합할 수 Fig. 6. Process sequence of multichip self-assembly.
Fig. 7. Snapshots from a short movie of multichip self-assembly.
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있다는 장점이 있으므로, 향후 TSV 기술의 양산화에 적 합한 기술로 주목을 받고 있다.
3.3. 3D Heterogeneous Integration 기술
최근 들어 의료. 자동차 분야 등 반도체 기술의 새로운 시장을 창출하기 위해 CMOS LSI, MEMS 센서 및 광학 (Photonic) 소자 등 이종소자들을 융합하여, 성능을 획기적 으로 향상시키고 소비전력을 낯춘 새로운 개념의 시스템 을 개발하고자 하는 요구가 증가하고 있다. 그러나 CMOS 회로와 MEMS 소자의 집적화나 전기소자들과 광학소자 들을 집적화 하는데는 복잡한 제조 공정, 후속 공정온도 의 제약, 낮은 수율 및 신뢰성과 같은 많은 기술적 제약들 과 그로인한 제조비용의 증가로 인해 실제로 상용화 가능 한 수준의 이종소자들간 집적화는 용이하지가 않다.
본 연구실에서는 다양한 크기와 종류를 갖는 CMOS 소 자들과 MEMS 센서소자들을 웨이퍼레벨에서 일괄 집적 할 수 있는 헤테로집적화기술을 개발하였다.Fig. 9는 실 리콘 웨이퍼상 혹은 플렉서블한 기반상에 일괄 집적화 된 LSI-MEMS multi-chip module의 개념도를 나타내고 있다.
복수의 CMOS LSI 소자들과 MEMS 센서소자들을 액체
의 표면장력을 이용한 self-assembly 기술을 이용하여 웨 이퍼 상에 일괄적으로 집적화를 한 후, 노광 및 도금 등의 반도체 공정을 이용한 Cu 측면배선(Sidewall Interconnection) 기술과 마이크로머시닝 기술을 이용한 cavity chip 배선기술 을 적용하여 각 소자들을 기반상의 전기배선들과 전기적으 로 연결을 한다. 그 후 웨이퍼 레벨에서 molding 혹은 encapsulating 등 의 공정을 통해 표면을 보호 및 봉지한 후, dicing 공정을 통해 최종적으로 LSI-MEMS multi-chip module 제품을 완성하게 된다. Fig. 10은 실제로 본 연구 실에서 제작한 LSI-MEMS multi-chip module의 광학사진 을 보여주고 있다. LSI 능동소자 및 수동소자 칩들과 MEMS 센서 칩들은 액체의 표면장력을 이용한 self-
assembly 공정을 통해 실리콘 웨이퍼 기반위에 일괄적으
로 face-up 접합을 하었다.
각 칩들의 접합 정밀도는 1 µm 이하이다. 두께가 100 µm 인 LSI 능동소자 및 수동소자 칩들은 최적화 된 노광 및 도 금공정을 통해 형성한 두께 9 µm, 폭 30 µm을 갖는Cu sidewall interconnection을 통해 실리톤 기반상의 배선들 과 전기적으로 연결이 되었다. 웨이퍼상의 칩들은 동시에 형성이 된 sidewall interconnection을 통해 접속이 되므로, 기 존의 다이 레벌에서 본딩와이어를 이용하여 접속하는 방 식에 비해 조립공정시간을 혁신적으로 줄일 수 있어, 제 조비용을 낮출 수 있다는 장점이 있다. 한편 MEMS 칩은 Fig. 8. Three-layer stacked chips with various chip size by self-assembly.
Fig. 9. Concept of heterogeneous LSI-MEMS multi-chip module.
Fig. 10. Photograph of the fabricated LSI-MEMS multi-chip module.
일반적으로 칩 표면에 민감한 센서회로가 구성되어져 있 어, 소자특성에 영향을 주지 않으면서 칩 두께를 낮추는 것이 어려워, 일반적으로 LSI 칩 보다 두꺼운 두께를 유지 하는 경우가 많다. 그러나 두께가 100 µm 이상의 되는 칩 을, 노광 및 도금공정을 이용하여 Cu sidewall interconnection 을 직접 형성하는 것은 공정상으로 매우 어렵다. 본 연구실 에서는 마이크로머시닝 공정을 이용하여 제작한 cavity chip을 적용하여 두꺼운 MEMS 칩을 전기적으로 접속시 키는 배선기술을 개발하였다. 사진에서 나타나 있듯이 두 께 360 µm을 갖는 MEMS 칩이 Cu TSV와 beam-lead wire 로 구성되어진 cavity chip을 통해 기반과 연결되어져 있 다. Fig. 11은 LSI 칩 위에 MEMS 칩이 적층화 된, 적층 형 LSI-MEMS multi-chip module의 광학현미경 사진을 보여주고 있다. 수평 뿐만 아니라 수직방향으로도 LSI 칩 과 MEMS 칩을 헤테로집적화 하는 것이 가능하다.13)
한편, 최근들어 실시간으로 외부로 부 터의 신호를 센 싱하고 고속으로 정보를 처리, 전달하여 운전자에게 안 전한 운전을 할 수 있도록 하는 자동차용 전장시스템을 구현하기 위해, 고용량 CMOS LSI 및 고감도 MEMS 센 서와 같은 전기소자들과 포토다이오드(PD), 발광소자 (VCSEL), optical waveguide 및 modulator등과 같은 광학 소자들을 하나의 시스템으로 집적화하고자 하는 요구도
증가하고 있다. Fig. 12는 본 연구실에서 제안한 삼차원 광전자헤테로집적화시스템(3D Opro-Electronics Hetero- Integrated System)의 개념도이다.14)삼차원광전자헤테로 집적화시스템은 고성능 화상정보처리가 가능한 이미지 센서, 고감도 MEMS 센서 및 무선용 RF 소자, 대용량의 데이터를 고속으로 처리하기 위한 3D memory, 3D processor, 고속으로 정보를 전달하기 위한 광학소자, optical waveguide 및 관통전극(TSV)들이 Si interposer내 에 집적화 되어져 있다. 또한 고속·대용량 정보처리시 에 소자들에서 발생하는 열을 효과적으로 방출하기 위한 micro-fluidic도 interposer 내에 형성되어져 있다. 그러나 이러한 헤테로집적화시스템은 종래의 반도체 및 집적화 기술로는 구현하기에 많은 기술적 어려움이 있다. 본 연 구실에서는 TSV를 이용한 삼차원집적화 기술, 칩 self- assembly 및 sidewall interconnection을 이용한 LSI-MEMS 헤태로집적화 기술 및 optical waveguide와 Si interposer를 이용한 on-chip optical interconnection 기술들을 총제적으 로 융합하여, CMOS LSI, MEMS 센서 등의 전기소자와 광학소자 및micro-fluidic등의 이종소자 들을 용이하게 집 적화 할 수 있는 새로운 개념의 삼차원헤테로집적화기술 (3D Heterogeneous Integration Technology)을 개발하였다.
Fig. 13은 삼차원헤테로집적화기술을 이용하여 실제로 제
작한 3D hetero-integrated opto-electronics multi-chip module의 단면구조(a)와 상부에서 찍은 multi-chip module 의 윗면(b) 및 하부에서 찍은 multi-chip module 의 뒷면(c) 사진을 각각 보여주고 있다. CMSI LSI 및 MEMS등의 전 Fig. 11. Photograph of the vertically stacked LSI-MEMS multi-chip
module.
Fig. 12. Concept of 3D heterogeneous opto-electronic integrated system.
Fig. 13. Photograph of fabricated 3D heterogeneous opto-electronic multi-chip module.
8 이강욱
기소자들은 electrical interposer 상에 self-assembly 및 sidewall interconnection 기술을 이용하여 집적화 된 후 interposer 내에 형성된 TSV를 통해 전기적으로 연결이 된 다. Optical interposer 내에 형성된 cavity 내에 집적화 된 PD 및 VCSEL등의 광학소자들은 optical waveguide를 통 해 상호간에 정보를 교환한다.37)
4. 요 약
삼차원집적화기술의 현황과 과제 및 향후에 요구되어 질 새로운 삼차원집적화기술의 필요성에 대해 논의를 하 였다. Super-chip 기술이라 불리우는 자기조직화 웨이퍼집 적화기술 및 삼차원헤테로집적화기술에 대해 소개를 하 였다. 액체의 표면장력을 이용하여 지지기반위에 다수의 KGD를 일괄실장하는 새로운 집적화기술을 적용하여, KGD만으로 구성된 자기조직화 웨이퍼를 다층으로 적층 함으로써 크기가 다른 칩들을 적층하는 것에 성공을 하였 다. 또한 삼차원헤테로집적화기술을 이용하여 CMOS LSI, MEMS 센서 들의 전기소자들과 PD, VC-SEL등의 광 학소자 및 micro-fluidic등의 이종소자 들을 삼차원으로 집 적하여 시스템화 하는데 성공하였다. 이러한 기술은 향후 TSV의 실용화 및 궁극의 3-D IC인 super-chip을 구현하는 데 필요한 핵심기술이다.
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• 이 강 욱(李 康 旭)
• 1968년생
• 東北大學 (日本)
• 삼차원집적화, 전자 패키징
• E-mail:[email protected]
