ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)
결합 전송선로 이론을 이용한 적층 세라믹 커패시터의 임피던스 특성 예측
Prediction of Impedance Characteristics of Multi-Layer Ceramic Capacitor Based on Coupled Transmission Line Theory
전지운․김종현*․푸 보*․장 난*․송승제․나완수*
Jiwoon Jeon․Jonghyeon Kim*․Bo Pu*․Nan Zhang*․Seungjae Song․Wansoo Nah*
요 약
전자 산업에서의 소형화와 디지털화에 따라 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitors: MLCC) 또한 DC Blocking, 디커플링, 필터링 등의 기능이 이에 부응하여 그 수요가 꾸준히 증가해왔다. 이에 따라 MLCC의 등가회로를 모델링하는 기법이 많이 연구되었는데, 지금까지의 연구를 살펴보면 대부분이 소자의 주파수 특성을 측정한 후, 그 결과 를 바탕으로 소자를 모델링하므로 제작 과정과 측정 과정에서 물질적, 시간적 손실을 수반한다. 이를 해결하기 위한 방 법으로 본 논문에서는 구조 정보와 물질 정보로부터 설계단계에서 MLCC의 임피던스 특성을 예측할 수 있는 모델링 방법을 제시한다. 미분 방정식으로 표현되는 결합 전송선로 방정식으로부터 임의의 N개 층을 가지는 다층 평판 커패시 터(N-Layer Capacitor)의 임피던스를 구조 정보와 물질 정보의 수식으로 표현할 수 있음을 보였다. 이렇게 정의된 임피던 스 수식으로부터 임의의 구조 정보와 물질 정보를 가지는 MLCC의 임피던스를 예측하였으며, EM 시뮬레이션 결과와 비교하였다. 그 결과, 제시한 임피던스 예측 모델링 결과와 측정 결과가 잘 일치하였고, EM 시뮬레이션보다 훨씬 빠르게 예측 결과를 얻을 수 있음을 보였다.
Abstract
With the miniaturization and digitalization of electronics industry, demand for Multi-Layer Ceramic Capacitor(MLCC) has increased steadily because of its various applications such as DC Blocking, Decoupling and Filtering etc. The modeling techniques of MLCC has been studied for a long time but most of these modeling method can only be applied after measurement and this has some losses of material, time in both production stage and measurement stage. This paper proposes the modeling method which can predict the frequency characteristics of MLCC from structure data and material data in design stage. The impedance of N-Layer Capacitor can be expressed in differential mathematical form based on coupled transmission line equations. By using this formula, we can predict the impedance of MLCC. As a result, proposed modeling is correspond with simulation, and it takes much less time to obtain the result than the simulation.
Key words: Coupled Transmission Line, MLCC, Modeling, Multi-Conductor Transmission Line
「본 연구는 2012년도 산업통상자원부의 재원으로 한국에너지기술평가원(KETEP)의 지원을 받아 수행한 연구 과제(No.20124010203300)와 2013년도 정부(미래창조과학부)의 재원으로 한국연구재단의 지원을 받아 수행된 기초연구사업임(No.2013009489).」
성균관대학교 이동통신전력전자공학과(Department of Mobile Communication and Power Electronics Engineering, Sungkyunkwan University) *성균관대학교 전자전기컴퓨터공학과(Department of Electronic and Computer Engineering, Sungkyunkwan University)
․Manuscript received September 17, 2014 ; Revised October 21, 2014 ; Accepted November 24, 2014. (ID No. 20140917-074)
․Corresponding Author: Wansoo Nah (e-mail: [email protected])
Ⅰ. 서 론
전자제품의 소형 경량화, 디지털화, 집적화에 따라 적 층 세라믹 커패시터(Multi-Layer Ceramic Capacitor: MLCC) 의 수요 또한 꾸준히 증가하였다. MLCC는 IC 등 능동 소 자의 전원 공급 회로에서 노이즈를 분리하는 기능(decou- pling), 신호에서 DC 성분을 제거하는 기능(DC blocking), 신호의 평탄화 기능(regulation), 필터링 기능 등 그 역할이 중요하며, 다양한 응용분야를 가지는 대표적인 수동소자 이다[1].이와 같이 전자회로에서 그 중요성과 역할이 커 짐에 따라 MLCC의 등가회로를 모델링하는 연구도 활발 히 진행되고 있다. 등가회로를 모델링함으로써 시간 영역 뿐 아니라, 주파수 영역에서의 시뮬레이션(SPICE)을 통해 회로 시스템의 분석을 용이하게 할 수 있기 때문이다. 하 지만 지금까지의 모델링에 관한 연구는 대부분이 MLCC 의 S-파라메터 측정을 바탕으로 하기 때문에[2],[3] 제품의 제작 과정과 측정 과정에서 물질적, 시간적 손실을 수반 한다. 이는 EM 시뮬레이터를 사용함으로써 해결할 수 있 지만, 대부분의 EM 시뮬레이터들이 해석방법으로 유한 요소법(FEM)을 사용하고 있기 때문에 해석 시간이 오래 걸리고, 컴퓨터의 사양에 크게 영향을 받으므로 시간적 손실은 감수할 수밖에 없다. 이러한 문제점을 보완하기 위해 본 논문에서는 MLCC의 구조 정보와 물질 정보로부 터 임의의 N개 층을 가지는 다층 평판 커패시터(N-Layer Capacitor)의 임피던스 특성을 결합 전송선로 이론을 이용 하여 수학적으로 모델링하고 예측하는 방법을 제안한다.
기본적으로 MLCC는 내부 전극과 외부 전극으로 구분할 수 있으며, 내․외부 전극 모두 직사각형의 단면을 가지 는 선로이므로 Partial Element Equivalent Circuit(PEEC) 방 법을 이용하여 직사각형 선로의 임피던스를 분포 정수 회로로 모델링하는 과정을 2장에서 기술하였다. 표피 효 과를 고려하여 저항과 인덕턴스를 주파수의 함수로 모델 링하였고[4],[5], 모서리 효과(fringing field)를 고려하여 커패 시턴스를 모델링하였다[6]. MLCC의 구조를 살펴보면 단 위 평판 커패시터(single-layer capacitor)가 적층되어 있음 을 알 수 있는데, 2-2절에서는 MLCC의 골격이 되는 단위 평판 커패시터(single-layer capacitor)의 임피던스를 수학 적으로 모델링하였다[3]. 커플링이 강하게 일어나는 내부
전극 영역은 결합 전송선로 이론을 이용하여 임피던스의 계산식을 유도하였다. 각 평판의 양 끝단에서의 전류 경 계조건이 다르기 때문에 공진 주파수 이후의 기생 인덕 턴스의 계산이 불가능하므로 다소 복잡한 결합 전송선로 모델을 도입하여 임피던스를 수학적으로 도출하였다. 반 면에, 상대적으로 커플링이 약하게 일어나는 외부 전극 영역은 앞서 기술한 분포 정수 회로 모델을 이용하여 집 중 정수 회로 소자로 모델링하였다. 3장에서는 임의의 N 개 층을 가지는 다층 평판 커패시터의 임피던스 계산식 을 N이 홀수일 때와 짝수일 때로 나누어 유도하여 MLCC 의 임피던스에 대한 계산식을 일반화하였다. 4장에서는 임의의 구조 정보와 물질 정보를 가지는 MLCC에 대한 시뮬레이션을 수행하는 과정과 디임베딩하는 과정을 4-2 절에서 기술하고, 4-3절에서는 3장에서 기술하였던 임피 던스 계산식과의 비교분석을 통해 본 논문에서 제시한 임피던스 예측 방법이 타당함을 입증하였다.
Ⅱ. 단위 평판 커패시터(Single-Layer Capacitor) 그림 1의 (a)는 단위 평판 커패시터의 종단면과 내․외 부 전극 영역을 나타내며, (b)는 내부 전극 영역의 개념도,
그림 1. (a) 단위 평판 커패시터의 종단면, (b) 내부 전극 영역의 개념도, (c) 단위 평판 커패시터의 블록선 도 모델
Fig. 1. (a) Cross sectional view of single-layer capacitor, (b) Configuration of electrode region, (c) Block diagram model for single-layer capacitor.
(c)는 단위 평판 커패시터의 임피던스 블록선도 모델을 나타낸다. 그림 1(c)로부터 단위 평판 커패시터의 전체 임 피던스 은 식 (1)과 같이 나타낼 수 있다[2].
(1) 단, : 내부 전극, : 외부 전극 첨자 : 왼쪽, 첨자 : 오른쪽
내부 전극과 외부 전극 모두 직사각형의 단면을 가지 는 선로이므로 폭, 두께, 길이의 구조 정보를 가지는 임의의 직사각형 선로에 대하여 저항과 자기인덕 턴스를 수식으로 구현하였고, 동일한 구조 정보를 가진 두 직사각형 선로가 거리만큼 평행하게 떨어져 있을 때의 상호 인덕턴스와 컨덕턴스, 그리고 커패시턴스 또한 수식으로 구현하였다.
이 때 RLGC 값은 모두 P.U.L(Per Unit Length) 단위이 다. 이렇게 구해진 RLGC로부터 내부 전극과 외부 전극의 임피던스를 수학적으로 모델링한 후, 단위 평판 커패시터 의 임피던스를 수식적으로 확인하였다.
2-1 직사각형 선로의 임피던스
그림 2 (a)와 같은 직사각형 선로가 있을 때, 내부 임피 던스는 식 (2)와 같이 주어진다[4].
×
(2)
Ωm (3a)
Ωm (3b) 여기서, 직사각형 선로의 내부 임피던스 효과에 대한 보정상수 효과에 대한 보정상수 표피효과 영역보다 높게 설정된
임의의 특정 주파수 직사각형 선로의 단면 둘레
식 (3)에서 단일 직사각형 선로의 저항과 내부 인덕턴
스는 각각 내부 임피던스의 실수부 값과 허수부 값으로 주어진다. 본 논문에서는 proximity 효과와 roughness 효과 를 고려하지 않고, 따라서 와 의 값은 1로 설정하 였다.
자기 인덕턴스는 다소 복잡한 적분 과정을 거치는데, 선로의 두께를 0으로 가정하면 식 (4)와 같이 간단하 게 기술할 수 있다[5]. 단, 여기에서 로 주어진다.
식 (5)는 Hoer와 Love가 제시한 근사식으로[5], 이는 선 로의 두께를 고려하므로 보다 정확한 자기 인덕턴스를 계산할 수 있다. 하지만 이렇게 구해진 자기 인덕턴스는 상수 값을 가지므로 표피 효과에 따른 내부 인덕턴스의 변화는 고려하지 못함을 알 수 있다. 이를 반영하기 위해 서 식 (5)에서 DC 조건에서의 내부 인덕턴스를 빼주어 외 부 인덕턴스를 구한 다음, 식 (3)에서 구한 내부 인덕턴스 를 더해준다. 그러므로 표피 효과를 고려한 자기 인덕턴 스는 식 (6)으로 주어진다.
ln
ln
(4) ≃ ×
Hm (5)
≃
Hm (6) 식 (2)∼(6)의 결과와 PEEC 방법에 기초하여 단위 평판 커패시터를 그림 1(a)에 명시한 것과 같이 내부 전극 영역 과 외부 전극 영역으로 나누어 모델링을 진행하였다.
그림 2. 단일 직사각형 선로 Fig. 2. Isolated rectangular wire.
그림 3. 왼쪽 외부 전극의 모델링 과정 Fig. 3. Modeling process of left-end.
외부 전극 영역은 내부 전극 영역에 비해 도체 간의 거 리가 훨씬 멀어 커플링이 무시할 만큼 약하기 때문에 왼 쪽 외부 전극과 오른쪽 외부 전극을 각각 집중 정수 회로 소자로 모델링하였다. 하지만 전류의 전달 경로에 따라 외부 전극의 단면이 일정하지 않으므로 그림 3과 같이 두 부분의 서브 외부 전극으로 나누고, 등가의 직사각형 선 로로 바꾼 다음 직렬 조합으로 외부 전극을 모델링하였 음을 보였다. 이 때, 모델링에 사용된 저항과 인덕턴스는 P.U.L단위의 저항과 인덕턴스에 외부 전극의 길이를 곱 한 집중 정수 회로 소자이다. 오른쪽 외부 전극 또한 그림 3과 같은 방법으로 저항과 인덕턴스의 직렬조합으로 이 루어진 집중 정수 회로 임피던스로 모델링하였는데, 이를 식 (7)에 정리하였다.
(7a)
(7b) 여기서, : 좌측 외부 전극 1번째 부분의 저항Ωm
: 좌측 외부 전극 1번째 부분의 인덕턴스Hm
: 좌측 외부 전극 2번째 부분의 저항Ωm
: 좌측 외부 전극 2번째 부분의 인덕턴스Hm
: 좌측 외부 전극 1번째 부분의 길이m
: 좌측 외부 전극 2번째 부분의 길이m
: 우측 외부 전극 1번째 부분의 저항Ωm
: 우측 외부 전극 1번째 부분의 인덕턴스Hm
: 우측 외부 전극 2번째 부분의 저항Ωm
: 우측 외부 전극 2번째 부분의 인덕턴스Hm
: 우측 외부 전극 1번째 부분의 길이m
: 우측 외부 전극 2번째 부분의 길이m 그림 1의 (b)로부터 겹치지 않는 영역 또한 직사각형 선로임을 알 수 있으므로 외부 전극의 모델링과 동일한 방법으로 모델링을 하였으며, 왼쪽과 오른쪽이 동일한 구 조를 지니므로 식 (8)과 같이 하나의 식으로 정리하였다.
′ (8) 여기서,
: 겹치지 않는 영역의 저항Ωm
: 겹치지 않는 영역의 인덕턴스Hm
′ : 겹치지 않는 영역의 길이m 2-2 단위 평판 커패시터의 모델링
그림 4를 길이가 인 두 평행한 직사각형 선로의 종단 면이라고 생각하면 그림 2의 선로 2개가 수직 거리 만 큼 떨어져 있는 것과 동일한 조건이 된다. 유전체의 투자 율이 공기의 투자율과 같다고 가정하고, 두 선로에 흐르 는 전류의 방향이 같다고 한다면 두 선로 간의 상호 인덕 턴스는 부호가 양이고, 크기가 식 (9)와 같이 주어짐을 알 수 있다[5]. 여기에서 사용되는 는 Geometrical Mean Dis- tance(GMD)이며, 이는 식 (10)으로 주어진다[5].
≃
ln
Hm 단 ≫ (9) ln
(10)
그림 4. 평행한 두 직사각형 선로의 종단면
Fig. 4. Cross sectional view of parallel two rectangular wire.
ln
tan
tan
커패시턴스는 일반적으로 유전율과 면적의 곱에 두 평 판 사이의 거리를 나누어준 값으로 정의되지만, 이는 가 장자리에서의 모서리 효과를 고려하지 않은 값이며, 이와 같은 모서리 효과에 의한 커패시턴스(Fringing Capacitan- ce)는 구조에 따라 용량 계산 과정에서 큰 오차를 낼 수 있는 요인이므로 반드시 고려해 주어야 한다. 식 (11)에서 첫째 항은 평행한 두 무한 평판에서의 커패시턴스를 나 타내고, 둘째 항은 Conformal mapping을 통해 구해지는 프린징 커패시턴스이며[6], 식 (12)는 식 (11)로부터 계산되 어지는 컨덕턴스이다.
ln
Fm (11)
tan Sm (12)
겹치는 영역을 그림 5에 나타낸 것과 같이 결합 전송선 로의 등가회로로 나타내었다[2].그림 5의 (b)는 접지 선로 가 신호 선로로부터 무한대로 멀리 떨어져 있다는 가정 하에 자기 커패시턴스와 자기 컨덕턴스가 0이 되고, pro- ximity 효과를 고려하지 않음으로써 상호 저항이 0이 되 어 만들어지는 간략화 된 등가회로를 나타낸다. 이로부터 정상상태에서의 Telegrapher equation은 식 (13)과 같이 나 타내어진다[2].
(13a)
(13b) 식 (13)은 ,,,에 관한 미분 방
그림 5. (a) 겹치는 영역의 결합 전송선로 등가회로, (b) 간 략화된 등가회로
Fig. 5. (a) Equivalent circuit of coupled transmission line for overlap region (b) Simplified equivalent circuit.
그림 6. 겹치는 영역의 전류 경계 조건
Fig. 6. Boundary conditions of current in overlap region.
정식으로 주어지며, 이 미분 방정식을 풀기 위한 전류에 관한 경계조건은 그림 6에 나타내었다[2]. 1번 도체판으로
의 전류가 들어가는데 겹치는 영역을 진행하면서 점차 로 줄어들어 종단에서는 0이 된다. 1번 도체판에서 점차 로 줄어든 전류가 2번째 도체판으로 유기되어 의 전류 가 2번째 도체판으로부터 나오게 된다.
임피던스는 전위차와 전류의 비이므로, 겹치는 영역의 임피던스는 식 (13)으로 주어진다[2].
sinh cosh
(14) 여기서,
식 (13)의 미분 방정식과 그림 6의 경계 조건으로부터 전압, 전류의 해를 구하고, 식 (14)를 이용하면 단위 평판 커패시터의 총 임피던스를 다음과 같이 정리할 수 있다.
단, 여기에서 은 겹치는 영역의 길이를 나타낸다.
sinh cosh
(15)
식 (15)의 결과를 이용, 확장하여 다음 장에서는 임의 의 N개 층을 가지는 다층 평판 커패시터의 등가 직렬 임 피던스를 유도하는 과정을 기술한다.
Ⅲ. 다층 평판 커패시터(Multi-Layer Capacitor) 본 장에서는 2장에서 기술한 단위 평판 커패시터의 등 가 직렬 임피던스를 구하는 과정을 임의의 N개 층을 가 지는 다층 평판 커패시터(N-layer capacitor)로 확장하되, N 이 홀수일 때와 짝수일 때로 나누어 임피던스 계산식을 일반화하였다.
3-1 홀수개의 층을 가지는 다층 평판 커패시터 홀수개의 층을 가지는 다층 평판 커패시터의 모식도를 그림 6에 나타내었다. 위에서부터 1번 도체판으로 정의하 면 제일 마지막의 도체판은 (N+1)번 도체판이 된다. 이 때, 1번 도체판과 (N+1)번 도체판을 제외한 나머지 도체 판들은 2개의 층을 포함하고 있으므로, 1번 도체판과 (N+1)번 도체판에 의 전류가 흐른다고 가정하면 나머 지 도체판들에는의 전류가 흐른다고 가정할 수 있다.
이와 같은 가정으로부터 내부 전극 영역을 통과하는 총 전류는 식 (16a)와 같이 주어짐을 알 수 있다.
홀수 번째 도체판들(1, 3, ⋯, N)은 노드 A를 공유하는
병렬연결로 볼 수 있고, 짝수 번째 선로들(2, 4, ⋯, N+1) 은 노드 B를 공유하는 병렬연결로 볼 수 있으므로 노드 A와 노드 B의 전압을 각각 식 (16b)와 식 (16c)로 표현할 수 있다.
총 전류 = ·
(16a) = · = · ⋮
= · (16b)
= · = · ⋮
= · (16c)
(17) 그러므로 내부 전극 영역의 임피던스는 식 (17)과 같이 노드 A와 노드 B의 전위차와 내부 전극 영역을 통과하는 총 전류의 비로 나타낼 수 있다. 노드 A에서의 전압이 모 든 좌측 도체판에서 공통이고, 노드 B에서의 전압도 모든 우측 도체판에서 공통이므로, 이로부터 (N+1)개의 도체판 에 대한 전압과 전류의 미분방정식을 각각 다 풀지 않아 도 내부 영역의 임피던스를 계산할 수 있음을 알 수 있다.
그림 7. N(홀수)층 다층 평판 커패시터의 모식도 Fig. 7. Configuration of N(odd)-layer capacitor.
본 논문에서는 1번 도체판과 2번 도체판을 선택하였는데, 이들의 미분방정식 해를 구하기 위해 1번 도체판과 2번 도체판의 미분방정식을 선택하여 나타내면 식 (18)과 같 다[7]. 그림 7로부터 1, 3,⋯, , 번 도체판, 즉 홀 수 번 도체판의 전류는 로 표현될 수 있다. 또한, 2, 4, ⋯, , 번 도체판, 즉 짝수 번 도체판의 전류는 로 정리가 가능하다.
(18a)
(18b)
(18c)
(18d) 식 (18a)의 리액턴스 항을 전개하여 와 로 정리하면 1번 도체판과 3, 5,⋯, 번 도체판의 전류가 2 배 차이가 나므로 식 (19a)와 같이 (N+1)개의 도체판 사이 의 커플링을 고려한 방정식이 만들어지고, 마찬가지로 식 (18b)를 식 (19a)처럼 정리하면 식 (19b)와 같이 만들어 진다.
의 조건을 만족하는 모든 p와 q에 대하여
라고 정의하면 식 (18c)와 식 (18d) 는 간단한 형태의 식 (19c)와 식 (19d)로 각각 표현된다.
′ ′ (19a)
′ ′ (19b)
(19c)
(19d) 식 (19)로 정리된 미분방정식은 2장에서 기술하였던 단 위 커패시터의 미분방정식의 형태와 유사함을 알 수 있다.
그러므로 전압, 전류의 해는 다음과 같이 구해진다[3].
′ ′ ′ ′sinh
′ ′ ′ ′
′ ′ ′ ′sinh
′ ′ ′ ′
(20a)
′ ′ ′ ′sinh
′ ′ ′ ′
′ ′ ′ ′sinh
′ ′ ′ ′
(20b)
′
′ ′ ′ ′sinh
′ ′
×
′ ′ ′ ′
′ ′ ′ ′
(20c)
′
′ ′ ′ ′sinh
′ ′
×
′ ′ ′ ′
′ ′ ′ ′
(20d)
′ ′ ′ (20e)
그림 8. N이 홀수일 때의 겹치지 않는 영역의 모식도 Fig. 8. Configuration of nonoverlap region when N is odd
number.
단, 는 계산과정에서 파생된 적분상수이고, 는 의 전파상수이다.
노드 A와 노드 B의 전압계산에 필요한 겹치지 않는 영 역의 임피던스는 1번 도체판과 2번 도체판이므로, 그림 8 의 모식도로부터 이 두 도체판의 겹치지 않는 영역의 임 피던스를 계산하면 식 (21)과 같이 주어진다.
′ ′ ′ (21a)
′ ′
′ (21b) 임의의에 대하여 와 는번 도체판의 저 항과 자기 인덕턴스를, 은 번 도체판과 번 도체 판의 상호 인덕턴스를 나타내며 ′은 겹치지 않는 영역의 길이를 나타낸다.
최종적으로 N(홀수)-layer capacitor의 임피던스는 내부 전극과 외부 전극의 임피던스의 합으로 구해진다.
(22)
그림 9. N(짝수)층 다층 평판 커패시터의 모식도 Fig. 9. Configuration of N(even)-layer capacitor.
3-2 짝수개의 층을 가지는 다층 평판 커패시터 짝수개의 층을 가지는 다층 평판 커패시터의 모식도를 그림 9에 나타내었다. 그림 7과 비교하면 (N+1)번 도체판 의 위치가 다름을 알 수 있다. 그림 9의 모식도로부터 3-1 절과 마찬가지로 정상상태에서의 Telegrapher equation을 구해 보면 식 (18)과 동일함을 알 수 있다. 하지만 식 (19) 와 같이 1번 도체판과 2번 도체판의 전압, 전류 미분방정 식을 과 로 정리해 보면 식 (19)와는 다른 결 과를 얻게 되는데, 이를 식 (23)에 정리하였다.
′ ′ (23a)
′ ′ (23b)
(23c)
그림 10. N이 짝수일 때의 겹치지 않는 영역의 모식도 Fig. 10. Configuration of nonoverlap region when N is even
number.
(23d)
식 (23)으로부터 전압과 전류의 해는 식 (20)과 동일하 게 주어진다. 겹치지 않는 영역의 모식도는 그림 10에서 나타내었다. 그림 10으로부터 1번 도체판과 2번 도체판의 겹치지 않는 영역의 임피던스를 계산하면 다음과 같다.
′ ′
′ (24a)
′ ′
′ (24b) 식 (21)과 마찬가지로 임의의 에 대하여 와
는 번 도체판의 저항과 자기 인덕턴스를, 은 번 도체판과번 도체판의 상호 인덕턴스를 나타내며 ′ 은 겹치지 않는 영역의 길이를 나타낸다.
최종적으로 N(짝수)-layer capacitor의 임피던스는 다음 과 같이 계산되는데, 이 결과는 N이 홀수일 때의 결과와 동일하다.
(25) 그러므로 임의의 N개 층을 가지는 다층 평판 커패시터 의 임피던스는 식 (25)로 정의할 수 있고, N에 따라 ′,
′, ′, ′와 , 가 다르 게 정의되는 것으로 정리할 수 있다.
Ⅳ. EM 시뮬레이션 및 결과 분석
4장에서는 특정 구조 정보와 물질 정보를 설정하고, 이 것으로부터 3장에서 기술한 다층 평판 커패시터의 임피 던스 예측 계산식에 적용한다. 그리고 설정한 구조 정보 와 물질 정보를 바탕으로 Ansys사의 HFSS를 이용하여 시 뮬레이션으로 구현한 후 디임베딩을 수행한다. 이 두 결 과의 비교 분석을 통해 본 논문에서 제시하는 임피던스 예측 모델링의 타당성을 검증한다.
4-1 EM 시뮬레이션의 구성
시뮬레이션 구현을 위한 주요 구조 정보와 물질 정보 의 표기를 그림 11에 나타내었는데, 구조 정보는 임의로
그림 11. 주요 구조․물질 정보의 표기 (a) 단면 A와 B, (b) 단면, A (c) 단면 B
Fig. 11. Notation of main structure․material data (a) Cross section A and B, (b) Cross sectional view of A, (c) Cross sectional view of B.
