논문 2016-53-10-6
모드 전환 제어 가능한 듀얼 모드 벅 변환기
( Dual Mode Buck Converter Capable of Changing Modes )
조 용 민*, 이 태 헌*, 김 종 구*, 윤 광 섭**
( Yong-min Jo, Tae-Heon Lee, Jong-Goo Kim, and Kwang Sub Yoonⓒ)
요 약
본 논문에서는 휴대기기에 적합한 모드 전환 제어 가능한 듀얼 모드 벅 변환기를 제안한다. 기존의 모드 제어 회로는 부하 의 변동이 급격하거나 천천히 변동하거나 둘 중 하나의 조건에서만 모드 전환이 이루어지는 문제점을 슬로우 클럭을 이용한 모드 제어 회로 기법으로 해결하였다. 그리고 PFM(Pulse Frequency Modulation) 모드에서 PWM(Pulse Width Modulation) 벅 변환기로 전환할 때에도 카운터를 사용하여 고부하를 감지할 수 있도록 하였으며 3비트의 디지털 신호로 20mA∼90mA내에서 모드 전환 시점을 선택할 수 있도록 설계하였다. 이 회로는 BCDMOS 0.18um 2-poly 3-metal 공정으로 제작되었으며, 측정 결과 입력전압 3.7V, 출력전압 1.2V 부하 전류 10uA∼500mA 범위에서 32mV 이하의 출력 전압 리플을 가지며 86%의 최대 전력 변환 효율을 나타내었다.
Abstract
In this paper, a dual mode buck converter with an ability to change mode is proposed, which is suitable particularly for portable device. The problem of conventional mode control circuit is affected by load variation condition such as suddenly or slowly. To resolve this problem, the mode control was designed with slow clock method. Also, when change from the PFM(Pulse Frequency Modulation) mode to the PWM(Pulse Width Modulation) mode, to use the counter to detect a high load. And the user can select mode transition point in load range from 20mA to 90mA by 3 bit digital signal. The circuits are implemented by using BCDMOS 0.18um 2-polt 3-metal process. Measurement environment are input voltage 3.7V, output voltage 1.2V and load current range from 10uA to 500mA. And measurement result show that the peak efficiency is 86% and ripple voltage is less 32mV.
Keywords : portable device, dual mode buck converter, mode controller, slow clock
*학생회원, **평생회원, 인하대학교
ⓒCorresponding Author (E-mail : [email protected])
※ “본 연구는 미래창조과학부 및 정보통신기술진흥 센터의 대학ICT연구센터육성 지원사업의 연구결과 로 수행되었음” (IITP-2016-H8501-16-1010) Received ; June 13, 2016 Revised ; September 17, 2016 Accepted ; September 27, 2016
Ⅰ. 서 론
최근 반도체 공정과 배터리 기술의 발전으로 인해 휴 대 전화기의 대중화를 시작으로 웨어러블 디바이스와 사물인터넷의 보급화로 인해 휴대용 기기의 수가 증가 하고 있다. 휴대용 기기는 배터리를 효율적으로 사용하 기 위해 DPSS (Dynamic Partial Shutdown Strategy) 모드와 슬립-어웨이크 스케쥴링을 적용하여 설계하여 넓은 부하 영역에서 동작한다. 따라서 넓은 부하 영역
에서 높은 전력 변환 효율을 갖는 전력관리회로의 연구 가 활발하게 진행되고 있다.[1～2] 이러한 요구조건을 만 족하기 위해 PWM 벅 변환기의 스위칭 주파수를 부하 전류에 따라 분주해놓은 주파수를 선택하는 방법[5]과 클럭을 PLL로 생성하고 스위칭 주파수를 가변하여 넓 은 부하에서 높은 효율을 높일 수 있는 방법[6]이 있으 나 PWM 벅 변환기 제어 회로의 소모 전류가 높아지게 되므로 부하 전류 범위의 확장성이 낮으며 PLL을 사용 할 경우 두 개의 시스템을 설계해야 하므로 회로의 복 잡성이 증가하는 단점이 있다. 또한 부하 전류의 범위 가 넓고 스위칭 주파수를 가변하기 때문에 PWM 벅 변 환기의 보상 회로 설계가 매우 어려워진다. 이러한 단 일 모드 벅 변환기의 한계성으로 인해 부하 전류에 따 라 PFM 벅 변환기와 PWM 벅 변환기 중 하나를 선택 하여 동작하는 듀얼 모드 벅 변환기 설계에 관한 연구
Zero Current Detector
PFM Buck
Load
Bandgap Reference
PWM Buck
Soft Start Mode
Controller Dead
Time Control
&
Gate Driver
Vout
Vin
MP
MN
L
Cout Rupper
Rlower VFB
Vref VFB
Duty
PFM_D
PWM_D PWM_EN PFM_EN
VX
On-Chip
Mode Tran Sel_2 Mode Tran Sel_1
Mode Tran Sel_0 NSIG
PSIG
그림 1. 제안하는 듀얼 모드 벅 변환기의 블록다이어그램 Fig. 1. Proposed dual mode buck converter’s block diagram.
가 이루어지고 있다.[7～8]
본 논문에서는 넓은 부하에서 높은 효율을 갖는 PFM/PWM 듀얼 모드 벅 변환기의 설계를 목표로 하 고, 부하 변동 조건에 제한을 받지 않는 모드 제어 회로 를 제안하였으며, 3비트의 디지털 신호로 모드 전환 시 점을 사용자가 선택할 수 있도록 하였다. 또한 변환기 제어 회로의 소모 전류와 칩 면적을 줄이기 위한 인버 터 기반의 클럭 발생기 회로를 제안하였다.
본 논문의 2장에서는 제안된 듀얼 모드 벅 변환기와 주요 회로 설계에 대해 설명하였고, 3장에서는 실험 결 과에 대해 설명하였으며 4장에서 결론을 논의하였다.
Ⅱ. 제안하는 변환기 설계
본 논문에서 제안하는 듀얼 모드 벅 변환기의 블록 다이어그램은 그림 1과 같다. 제안하는 회로는 펄스 폭 발생 회로(one-shot circuit), 인버터 기반의 클럭 발생 회로(clock generator based inverter) 그리고 모드 제어
회로로 구성되어 있다. 펄스 폭 발생 회로는 PFM 벅 변환기의 제어 회로에 사용되며, 비교기의 응답 시간과 큰 용량의 출력 커패시터를 사용할 경우 발생하는 피드 백 전압의 응답이 늦어지고 펄스 폭이 증가하여 인덕터 의 피크 전류 가 증가하는 문제를 논리게이트를 통해 개선하였다. 인버터 기반의 클럭 발생 회로는 PWM 벅 변환기의 제어회로에 사용되며 비교기를 인 버터로 대체하여 전력 소모를 줄이고 칩 면적을 효과적 으로 감소시켰다. 모드 제어 회로의 방법에 따라 모드 전환 조건이 달라진다. 부하가 변동할 경우 발생하는 출력 전압의 언더 슈트를 감지하여 PWM 모드로 전환 하는 방법은 부하가 급격히 변동해야만 감지가 가능하 다.[7] 이런 문제를 개선하기 위해 PFM 모드의 스위칭 주파수를 감지하는 방법으로 모드 제어 회로를 설계하 였다. 제안한 모드 제어 회로는 PFM 벅 변환기의 스위 칭 주파수(switching frequency)와 제로(zero) 전류를 감지하여서 고부하와 저부하를 판별하고 부하에 적절한 벅 변환기를 선택하여 넓은 부하 영역에서 높은 전력 변환 효율을 유지한다.
D S
Q QB VDD
D
Vcomp
DB ZC
Cos Iref Iref
Vos DB
Reset Set MN1
MN2
그림 2. 펄스 폭 발생 회로도 Fig. 2. Circuit of one-shot.
2.1 펄스 폭 발생 회로
그림 2는 펄스 폭 발생 회로를 나타내며, N형 트랜지 스터, 전류원, 충전 커패시터 , 논리게이트와 SR 래 치로 구성되어 있다. 기존의 펄스 폭 발생 회로는 피드 백 전압의 응답 지연으로 비교기의 출력 =’High’
가 되는 시간이 길어서 펄스 폭이 증가하였다[3]. 이러한 문제를 해결하기 위해 NOR 게이트와 AND 게이트를 통해 제로 전류 감지 신호와 리셋(Reset) 신호의 조건 을 추가하여 피드백 전압의 응답 지연으로 인해 비교기 출력이 ‘High’를 유지하여도 식 (1)에 의해 정해진 시간 의 펄스 폭을 발생하며 식 (2)에 따라 인덕터 피크 전 류가 결정된다.
(1)
식 (1)에서 은 인덕터의 전류가 충전되는 시간,
는 N형 트랜지스터 MN2의 문턱전압을 의미한다.
식 (2)에서 는 입력 전압, 은 인덕터 용량을 의 미한다.
(2)
2.2 인버터 기반의 클럭 생성 회로
그림 4는 인버터 기반의 클럭 생성 회로를 나타내며 N형 트랜지스터, 전류원, 인버터와 SR 래치로 구성되어 있다. 비교기 대신 인버터로 대체하여 소모 전류를 줄 였으며 비교 전압도 필요하지 않아서 회로가 간단하므 로 설계가 쉬워졌으며 면적은 45.7에서 2.3의 클럭 생성 회로의 면적이 95% 감소하는 효과를 볼 수 있다. 초기 PD에 의해 과 는 0V이다. PD=‘Low’
가 되어 동작하기 시작하면 각 커패시터에 충전이 시작 되어 과 의 전압이 M3, M4, M9, M10의 동작점 이 되면 SR래치에 R=’High’ 그리고 S=’High’가 입력된 다. SR래치는 이 상태가 정의되지 않지만, NAND 게이 트와 AND 게이트로 이것을 방지하며 R=’High’ 그리고 S=’High’가 입력될 때 Q=’High’가 되도록 설계하였다.
따라서 =’High’ 그리고 =’Low’가 되어 C2는 방 전하고 C1은 충전을 계속 한다. C2가 방전하면 는 0V가 되며 SR래치에 R=’High’ 그리고 S=’Low’가 입력 되어 다시 =’Low’ & =’High’가 된다. 이렇게 서로 충방전을 번갈아가며 클럭을 생성하는 원리이다.
즉, 식 (3)과 같이 , C1과 C2의 총 용량은 주파수를 결정하며 C1은 클럭의 on-time을 결정하고 C2는 off-time을 결정한다. 용량의 비율을 조절하면 클럭의
그림 3. 인버터와 비교기의 클럭 생성 회로 레이아 웃 비교
Fig. 3. Layout of the clock generator based on inverter and comparator.
R S
Q QB
Clk Clk C1
M1
Iref IP1 IP2
IN1 IN2
M7 C2
Clk
Iref IP3 IP4
IN3 IN4 M2
M3
M4 M5
M6
M8
M9
M10 M11
M12 PD
Vc1
Vc2 Clk
그림 4. 인버터 기반의 클럭 생성 회로 Fig. 4. Clock generator based inverte
시비율도 조절할 수 있다. PWM 벅 변환기의 사용되는 클럭은 10% 이하의 시비율을 갖는 클럭을 사용해야하므 로 C1과 C2의 용량 비를 1:9로 하였다.
D Q QB
PWM_EN PFM_EN 0
1 000001 010011 100101 110111 4_Count 6_Count 8_Count 10_Count 12_Count 14_Count 16_Count 18_Count 25_Count Input
EN 0 1 PFM_D
ZC
Mode Tran Sel_2 Mode Tran Sel_1
Mode Tran Sel_0
PFM_EN
PFM_EN
PWM_ENSCLK
SCLK
PFM_D
TIME Count
I_load
MODE PFM PWM
25mA 50mA
그림 5. 제안하는 모드 제어 회로도와 파형
Fig. 5. Proposed mode control circuit and waveform.
(3)
2.3 모드 제어 회로
그림 5의 모드 제어 회로는 카운터, 3비트 멀티플렉 서, 플립플롭으로 구성되어 있다. 듀얼 모드 벅 변환기 가 PFM 모드 일 경우 SCLK=‘High'일 때만 카운터가 사용 가능하고, SCLK의 주기 내에서 스위칭 주파수의 카운트 수가 3비트 멀티플렉서로 선택한 수가 넘어가면 플립플롭으로 전달되어 모드가 전환 된다. PFM 벅 변 환기의 스위칭 주파수는 식 (4)와 같이 부하 전류에 비 례한다.
(4)
따라서 낮은 부하에서는 주파수가 낮고, 높은 부하에 서는 주파수도 높아 주파수를 통해서 부하의 정보가 알 수 있고, 이것을 카운트하여 모드 전환 지점을 제어 할 수 있다. 카운트 수 4회부터 18회까지 가능하며, 부하 상태로는 20mA에서 90mA 구간이다. 듀얼 모드 벅 변 환기가 PWM 모드 일 경우 PWM_EN=’Low' 상태에서 카운터는 사용 가능한 상태로 대기하고 있으며 카운터 입력에는 ZC 신호를 선택하고 플립플롭의 클럭에는 25 회의 카운터가 선택된다. 부하가 낮은 상태가 될 경우 불연속 전도 모드로 동작하며 ZC 신호가 발생한다. 이 ZC 신호를 25회 카운트하면 플립플롭으로 전달되어 PFM 모드로 전환이 이루어진다.
Gate Driver
Gate Driver PWM
MODULATOR MODULATORPFM
MODE CONTROLLER
CURRENT BIAS
SOFT START
& BGR
POWER SWITCH N_TYPE
POWER SWITCH P_TYPE
CLK
1532um
1763um
그림 6. 제안하는 회로의 칩사진
Fig. 6. Chip photograph of the proposed circuit.
그림 7. PFM 벅 변환기로 전환할 때 시뮬레이션 파형 Fig. 7. Simulation result of change mode to PFM buck
converter.
Ⅲ. 실험 및 고찰
제안하는 듀얼 모드 벅 변환기는 BCDMOS 0.18um 공정을 이용하여 설계되었다. 그림 6은 제작된 칩 사진 을 나타낸다. 전체 회로의 사이즈는 1763um × 1532um 이며 유효 면적은 1.83mm2이다.
부하 전류 변동에 따른 출력 전압, 인덕터 전류와 모드 전환 시뮬레이션 결과 파형을 그림 6과 그림 7에 나타낸 다. 그림 7은 부하 전류 250mA에서 10mA로 변동하였을 때 PFM 벅 변환기로 전환되는 파형이다. 출력 전압은 1.2V를 유지하고 있으며, 부하 전류가 감소하여 인덕터 전류도 감소하다가 불연속 전도 모드로 동작할 경우 제
그림 8. PWM 벅 변환기로 전환할 때 시뮬레이션 파형 Fig. 8. Simulation result of change mode to PWM
buck converter.
그림 9. PFM 벅 변환기로 전환할 때 측정 파형 Fig. 9. Measurement result of change mode to PFM
buck converter.
그림 10. PWM 벅 변환기로 전환할 때 측정 파형 Fig. 10. Measurement result of change mode to PWM
buck converter.
로 전류 감지 신호가 발생한다. 제로 전류 감지 신호 ZC가 25회 발생할 때까지 PWM 벅 변환기의 동작을 유지한다. 25회 카운트가 되어 모드 제어 회로는 PWM
벅 변환기를 끄고 PFM 벅 변환기를 켜서 듀얼 모드 벅 변환기는 PFM벅 변환기로 동작한다. 그림 8은 부하 전 류가 증가하였을 때, PWM 벅 변환기로 전환되는 파형 이다. 카운터 횟수는 10회로 설정하여 50mA이상에서 모드 전환이 이루어질 수 있도록 하였다. 출력 전압은 1.2V를 유지하고 있으며 부하 전류가 40mA일 때는 슬 로우 클럭 주기 내에 10회의 카운트가 되지 않아 PFM 벅 변환기 동작을 유지한다. 부하 전류가 증가하여 140mA가 되었을 때 슬로우 클럭 주기 내에 10회의 카 운트가 다 되어 PWM 벅 변환기로 모드 전환이 되어 2MHz의 스위칭 주파수로 동작한다.
그림 9와 그림 10은 부하 변동에 따른 출력 파형을 나타낸다. 그림 9는 부하 전류가 415mA에서 0A로 변 동할 때의 측정 파형이다. 고부하에서 저부하로 감소하 면 인덕터 전류도 감소하기 시작한다. 인덕터 전류가 감소하여 제로 전류 감지 신호가 발생되면 25회 카운트 가 될 때까지 대기하다가 모드 전환이 이루어지고 PFM 벅 변환기의 동작으로 출력 전압을 유지한다. 출 력 전압은 100mV의 오버 슈트가 발생하고 150us 후에 1.2V로 안정되며 저부하로 변동되고 14us 후에 PFM 벅 변환기로 전환한다. 그림 10은 부하 전류 0A에서 200mA로 변동할 때의 출력 파형을 나타낸다. 저부하에 서 고부하로 증가하면 스위칭 주파수가 증가하며 슬로 우 클럭의 주기 내에서 카운트가 이루어진다. 모드 제 어 회로는 카운트 10회로 선택되어있다. 따라서 PFM 벅 변환기의 스위칭 주파수를 10회 후에 PWM 벅 변환 기로 전환되어 2.3MHz의 스위칭 주파수로 연속 전도
그림 11. 듀얼 모드 벅 변환기의 측정 효율
Fig. 11. Power efficiency of dual mode buck converter.
모드로 동작하는 것을 확인할 수 있다. 제안한 듀얼 모 드 벅 변환기는 고부하로 변동 후 75.6us 후에 1.2V로 안정되며 75.5mV의 언더 슈트가 발생하고 16.3us 후에
변수 [8] [9] 본 논문
인덕턴스 10uH 4.7uH 2.2uH
커패시턴스 10uF 4.7uF 22uF
입력 전압 2.7∼5V 3.6∼5V 2.2∼ 5V
출력 전압 1V 1∼3V 1.2V
스위칭 주파수 ≤0.6MHz ≤2.56MHz ≤2.3MHz
출력 리플 전압 20∼ 36mV ≤60mV 12∼ 32mV
부하 전류 범위 ≤ 460mA ≤ 500mA ≤ 500mA
전이응답 시간 15us 10us 76∼ 150us
오버/언더 슈트 68mV 250mV 75∼ 100m
V
전력 효율 94∼ 95% 88% 77∼ 86%
FOM 0.91∼ 0.93 0.83 0.75∼ 0.85
표 1. 기존 논문들과의 성능비교 평가표
Table1. Comparison of the performance of the proposed work with the conventional ones.
PWM 벅 변환기로 전환이 이루어진다. 듀얼 모드 벅 변환기의 전력 효율은 그림 11에 나타내었다. PFM 모 드에서 86%의 최대 효율을 가지며 PWM 모드에서 77%의 최대 효율을 갖는다. 그림 12와 같이 칩 제작에 사용한 towerjazz 사의 공정이 D사와 T사의 공정에 비 해 파워 스위치의 은 0.5∼ 62% 높으며 는 38
∼42% 높다. 따라서 스위칭 주파수가 낮고 부하 전류 가 낮은 PFM 모드에서는 손실이 적어 모의실험보다 4% 낮아진 효율을 나타내고 스위칭 주파수와 부하 전 류가 높은 PWM 모드에서 모의실험 보다 15%이상 낮 은 효율을 나태내고 있다. 기존의 논문들과 비교할 때 모든 스위치 모드 전원 장치의 공통 설계 사양인 전력 변환 효율과 출력 전압 리플을 통합해 객관적으로 비교 할 있도록 식(5)와 같이 FOM (FigureOfMerit)을 제안 하였다. 출력 전압 대 리플 전압이 낮을수록 좋으며, 입 력 대 출력 효율이 클수록 잘 설계된 스위치 모드 전원 장치라고 할 수 있다. 즉, ‘FOM=1’ 일 때 이상적인 스 위치 모드 전원 장치이다. 표 1에 기존 논문들과 제안 하는 회로의 성능에 대한 비교를 정리하였다.
×
(5)
제안하는 듀얼 모드 벅 변환기는 비교 논문들에 비해 전이응답 시간이 높다. 그러나 부하의 변동이 급격하거
나 천천히 변동할 때에도 모드 전환이 이루어진다. 출 력 전압 리플. 전류의 구동 범위, 오버/언더 슈트 그리 고 전력 효율은 유사한 성능 지표를 나타낸다. 부하가 변동을 감지하고 모드 제어 회로에서 카운트하는 동안 지연시간이 발생하기 때문에 순간적인 변화를 감지하는 기법보다는 전이응답 시간이 길다는 단점이 있다. 그러 나 모드 전환 시점을 3비트의 디지털 신호로 제어가 가 능하기 때문에 다양한 휴대용 기기에 범용적으로 사용 할 수 있으며 부하 변동 조건에 제한을 받지 않는다. 또 한 개선된 인버터 기반의 펄스 폭 발생 회로와 클럭 발 생 회로로 인해 소모 전류와 줄어든 칩 면적으로 인해 원가가 낮아지는 장점이 있다.
0 20 40 60 80 100 120 140 160 180
10 20 30 40 50 60 70 80 0
50 100 150 200
10 20 30 40 50 60 70 80
0 0.2 0.4 0.6 0.8 1 1.2 1.4
10 20 30 40 50 60 70 80 0
0.1 0.2 0.3 0.4 0.5 0.6
10 20 30 40 50 60 70 80
Width(mm) Width(mm)
Width(mm) Width(mm)
Ron (Ω) Ron (Ω)
Cg (fF) Cg (fF)
D사 180nm T사 65nm
Towerjazz 180nm
(a) P-type (b) N-type
(c) P-type (d) N-type
그림 12. 스위치의 과 의 공정 비교 Fig. 12. Fabrication comparison of and
Ⅳ. 결 론
본 논문에서 입력 전압 3.7V를 수신해서 출력 전압 1.2V를 생성하는 휴대용 기기에 적합한 듀얼 모드 벅 변환기를 제안하였다. PFM 벅 변환기와 PWM 벅 변환 기의 제어 회로에 사용되는 펄스 폭 발생 회로와 클럭 발생 회로를 인버터 기반으로 설계하여 소모 전류와 칩 면적을 감소시켰으며 슬로우 클럭과 카운터로 구성된 모드 제어 회로를 통해 부하 변동 조건에 제한을 받지 않고 모드 전환 될 수 있도록 설계하였다. 또한 부하 전 류 20mA 에서 90mA 의 범위 내에서 3비트의 디지털 신호로 모드 전환 시점을 선택할 수 있도록 하였다. 제
안하는 회로는 BCDMOS 0.18um 2 poly 3 metal 공정 을 사용하여 설계하였으며 전체 회로의 면적은 1763um
×1532um이며 유효 면적은 1.83mm2이다. 부하의 변동 이 PWM 벅 변환기의 DCM 경계 조건에 내에서 부하 가 변동할 경우 모드 제어 회로는 하나의 모드로 동작 하지 않고 PFM 벅 변환기와 PWM 벅 변환기를 계속 해서 모드 전환을 하지만 모드 제어 회로의 알고리즘을 수정하여 개선할 수 있다.
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저 자 소 개 조 용 민(학생회원)
2014년 인천대학교 전자공학과 학 사 졸업.
2016년 인하대학교 전자공학과 석 사 졸업.
<주관심분야 : 전자공학, 혼성신호 회로설계>
이 태 헌(학생회원)
2015년 인하대학교 전자공학과 학사 졸업.
2017년 인하대학교 전자공학과 석사 졸업 예정
<주관심분야 : 전자공학, 혼성신호 회로설계>
김 종 구(학생회원)
2015년 인하대학교 전자공학과 학 사 졸업.
2017년 인하대학교 전자공학과 석 사 졸업 예정
<주관심분야 : 전자공학, 혼성신호 회로설계>
윤 광 섭(정회원)
1981년 인하대학교 전자공학과 학사 졸업.
1983년 Georgia Institute Inc, Technology 전자공학과 석사 졸업.
1989년 Georgia Institute Inc, Technology 전자 공학과 박사 졸업.
1984년 3월～1989년 2월 Georgia Institute of Technology Research Assistant.
1989년 3월～1992년 2월 Silicon Systems Inc, Tustin Calif. U.S.A Senior Design Engineer 1992년 3월～현재 인하대학교 전자공학과 교수
<주관심분야 : 전자공학, 혼성신호 회로설계>
