회로이론 자료 6장, 7장

연산증폭기

Ø

이상적인 연산증폭기의 개념 이해

Ø

이상적 연산증폭기의 전류,전압조건 이해

Ø

연산증폭기의 응용회로 해석방법 이해

학습목표

2/20

Ø

이상적인 연산증폭기의 개념 이해

Ø

이상적 연산증폭기의 전류,전압조건 이해

Ø

연산증폭기의 응용회로 해석방법 이해

목 차

6.1 이상적인 연산증폭기

6.2 연산증폭기 저항회로

6.3 연산증폭기 회로와 노드해석법

6.4 연산증폭기 응용회로: 전압추종기

6.5 연산증폭기 회로와 선형대수 방정식의 해

6.1 이상적인 연산증폭기

6.2 연산증폭기 저항회로

6.3 연산증폭기 회로와 노드해석법

6.4 연산증폭기 응용회로: 전압추종기

6.5 연산증폭기 회로와 선형대수 방정식의 해

Section 6.1 이상적인 연산증폭기

q 이상적인 연산증폭기

• 등가회로를 가진 연산증폭기 • 입력저항

R

_i 는 무한대, 출력저항

R

_o은 0 • 이상적인 연산증폭기의 조건 ①

i

_- = i₊ = 0, 입력저항이 무한대므로 들어가는 전류는 0이다. ②

v

_P = v_N, 두 입력 단자는 서로 개방되고, 같은 전압 값을 갖는다(가상 단락). 4/20

q 이상적인 연산증폭기

• 등가회로를 가진 연산증폭기 • 입력저항

R

_i 는 무한대, 출력저항

R

_o은 0 • 이상적인 연산증폭기의 조건 ①

i

_- = i₊ = 0, 입력저항이 무한대므로 들어가는 전류는 0이다. ②

v

_P = v_N, 두 입력 단자는 서로 개방되고, 같은 전압 값을 갖는다(가상 단락).

Section 6.1 이상적인 연산증폭기

q [참고 6-1] 실제 연산증폭기

Section 6.2 연산증폭기 저항회로

q 반전 형태(inverting configuration)

• 입력신호가 음 단자(-)로 들어가 최종적으로 출력이 음의 값인 형태 q

비반전 형태(non-inverting configuration)

• 입력신호가 양단자(+)로 들어가 출력이 양의 값인 형태 • 접지 단자가 입력 단자보다 위에 있어 해석하는 데에 불편 [그림 6-4(a)] • 연산증폭기의 방향을 위아래로 바꾸어 표현 [그림 6-4(b)] 6/20

q 반전 형태(inverting configuration)

• 입력신호가 음 단자(-)로 들어가 최종적으로 출력이 음의 값인 형태 q

비반전 형태(non-inverting configuration)

• 입력신호가 양단자(+)로 들어가 출력이 양의 값인 형태 • 접지 단자가 입력 단자보다 위에 있어 해석하는 데에 불편 [그림 6-4(a)] • 연산증폭기의 방향을 위아래로 바꾸어 표현 [그림 6-4(b)]

Section 6.2 연산증폭기 저항회로

q 반전 형태 회로 분석

• 노드

x

에 KCL을 적용한 수식

v

_x =

v

₊ = 0,

i

=

i

_- = 0을 위 식에 대입하면

v

₁/

R

₁ +

v

₂/

R

₂ = 0 • 전압이득 • 출력 값은 반전되어 음수 값

q 반전 형태 회로 분석

• 노드

x

에 KCL을 적용한 수식

v

_x =

v

₊ = 0,

i

=

i

_- = 0을 위 식에 대입하면

v

₁/

R

₁ +

v

₂/

R

₂ = 0 • 전압이득 • 출력 값은 반전되어 음수 값

Section 6.2 연산증폭기 저항회로

Section 6.2 연산증폭기 저항회로

q 반전 형태 회로 분석

• Parameter Sweep : R2 list à2k, 3k, 4k • Out : Vi=V(5) : 입력, V(2) : 출력

Section 6.2 연산증폭기 저항회로

Section 6.2 연산증폭기 저항회로

q 비반전 형태 회로 분석

• 노드

x

에서 KCL을 적용한 수식 •

i

= 0,

v

_x =

v

₁을 위의 식에 대입 • 전압이득 • 출력 값은 반전되지 않은 양수 값

q 비반전 형태 회로 분석

• 노드

x

에서 KCL을 적용한 수식 •

i

= 0,

v

_x =

v

₁을 위의 식에 대입 • 전압이득 • 출력 값은 반전되지 않은 양수 값

Section 6.2 연산증폭기 저항회로

Section 6.2 연산증폭기 저항회로

q 비반전 형태 회로 분석

• Parameter Sweep : Rf List à10k, 20k, 30k • Out : Vi=V(5) : 입력, V(2) : 출력

Section 6.3 연산증폭기 회로와 노드해석법

q 연산증폭기와 저항회로가 있는 회로 해석법

• 연산증폭기 내부의 회로 구성을 모르는 상태에서 메시를 정하는 것이 어렵기 때문에, 메시해석법보다 노드해석법으로 해석하는 것이 더 편리

q 차이 전압증폭기 회로

[그림 6-7] 회로에서 입력

v

_a,

v

_b에 의한

v

_out의 값을 구하라.

예제 6-1

14/20

q 연산증폭기와 저항회로가 있는 회로 해석법

• 연산증폭기 내부의 회로 구성을 모르는 상태에서 메시를 정하는 것이 어렵기 때문에, 메시해석법보다 노드해석법으로 해석하는 것이 더 편리

q 차이 전압증폭기 회로

[그림 6-7] 회로에서 입력

v

_a,

v

_b에 의한

v

_out의 값을 구하라.

Section 6.3 연산증폭기 회로와 노드해석법

q [참고 6-2] 노드해석법에 의한 순서적 해법

• [예제 6-1]을 노드해석법으로 풀어보자. 필요한 수식은 (노드의 개수 - 1)이므로 필요한 독립적인 수식이 5개 • 노드 1과 노드 2는 KCL을 적용하여 풀 수 있고 나머지 세 개는 접지전압전원인

v

_a,

v

_b,

v

_out에서 직접 얻는 제약식으로 구한다.

q [참고 6-2] 노드해석법에 의한 순서적 해법

• [예제 6-1]을 노드해석법으로 풀어보자. 필요한 수식은 (노드의 개수 - 1)이므로 필요한 독립적인 수식이 5개 • 노드 1과 노드 2는 KCL을 적용하여 풀 수 있고 나머지 세 개는 접지전압전원인

v

_a,

v

_b,

v

_out에서 직접 얻는 제약식으로 구한다.

Section 6.3 연산증폭기 회로와 노드해석법

q 브리지 증폭 회로

[그림 6-8] 회로에서 입력

v

_s에 의한 출력

v

_out을 표기하라.

예제 6-2

• 입력 v

_s

, 출력 v

_out

• Node 수 = 6

• 접지, v

_b

=0

• v

₁

, v

₂

, v

_a

à 3개의

방정식이 필요

• Node 사이에 전원

à super node

16/20

• 입력 v

_s

, 출력 v

_out

• Node 수 = 6

• 접지, v

_b

=0

• v

₁

, v

₂

, v

_a

à 3개의

방정식이 필요

• Node 사이에 전원

à super node

Section 6.3 연산증폭기 회로와 노드해석법

예제 6-2

Section 6.3 연산증폭기 회로와 노드해석법

q 브리지 증폭회로(또 다른 풀이 방법)

[예제 6-2]의 회로를 테브닌의 정리를 사용하여 해석하라.

예제 6-3

node 1 18/20 6 5 6 1 5 1 1

₀

R

v

R

v

v

R

v

R

v

v

R

v

v

_{out oc out oc} th oc

-

₌

-

₊

_Þ

₌

-

₊

oc out

v

R

R

v

_÷

÷

ø

ö

ç

ç

è

æ

+

=

6 5

1

Section 6.3 연산증폭기 회로와 노드해석법

s s s oc

v

R

R

R

R

R

R

v

R

R

R

v

R

R

R

v

÷

÷

ø

ö

ç

ç

è

æ

+

-+

=

+

-+

=

4 3 4 2 1 2 4 3 4 2 1 2

(

) (

)

4 3 2 1 4 3 2 1

//

//

R

R

R

R

R

R

R

R

R

R

R

R

R

_th

+

+

+

=

+

=

Section 6.4 연산증폭기 응용회로: 전압추종기

q 전압추종기(voltage follower)

• 연산증폭기를 이용한 응용회로 • 앞 단의 회로에서 생성된 출력전압을 그대로 다음 회로의 입력으로 사용 • 부하효과를 없애고, 부하에 온전한 입력전압을 전달 • 두 회로를 분리하는 데 사용하므로 분리기 또는 버퍼라고도 한다.

q 부하효과(load effect)

• 부하에 전달되는 입력전압이 낮아져 부하를 작동시킬 수 없는 현상 20/20

q 전압추종기(voltage follower)

• 연산증폭기를 이용한 응용회로 • 앞 단의 회로에서 생성된 출력전압을 그대로 다음 회로의 입력으로 사용 • 부하효과를 없애고, 부하에 온전한 입력전압을 전달 • 두 회로를 분리하는 데 사용하므로 분리기 또는 버퍼라고도 한다.

q 부하효과(load effect)

• 부하에 전달되는 입력전압이 낮아져 부하를 작동시킬 수 없는 현상

Section 6.4 연산증폭기 응용회로: 전압추종기

q [참고 6-3] 부하효과

• 왼쪽 회로의 전압

v

₁을 오른쪽 부하

R

_L의 입력전압전원으로 사용 •

R

_L을 회로에 연결하기 전에

v

₁을 계산하면 •

R

_L을 회로에 접속한 후에

v

₁을 계산하면

q [참고 6-3] 부하효과

• 왼쪽 회로의 전압

v

₁을 오른쪽 부하

R

_L의 입력전압전원으로 사용 •

R

_L을 회로에 연결하기 전에

v

₁을 계산하면 •

R

_L을 회로에 접속한 후에

v

₁을 계산하면

Section 6.4 연산증폭기 응용회로: 전압추종기

q 연산증폭기를 이용한 전압추종기 회로

• 이상적인 연산증폭기의 입력저항

R

_in의 값은 무한대 • v₁의 값은

R

_in이

R

₂과 병렬연결되더라도

R

₁,

R

₂값에 의해서만 영향을 받는다. • 전압 값이 이상적 연산증폭기의 조건인

v

_x =

v

₊ =

v

_-에 의해 부하에 손실 없이 그대로 전달되므로 부하효과를 방지할 수 있다. 22/20

q 연산증폭기를 이용한 전압추종기 회로

• 이상적인 연산증폭기의 입력저항

R

_in의 값은 무한대 • v₁의 값은

R

_in이

R

₂과 병렬연결되더라도

R

₁,

R

₂값에 의해서만 영향을 받는다. • 전압 값이 이상적 연산증폭기의 조건인

v

_x =

v

₊ =

v

_-에 의해 부하에 손실 없이 그대로 전달되므로 부하효과를 방지할 수 있다.

Section 6.4 연산증폭기 응용회로: 전압추종기

Section 6.5 연산증폭기 회로와 선형대수 방정식의 해

q 선형방정식의 해를 위한 연산증폭기 회로구현

• 연산증폭기는 선형대수 방정식을 풀 수 있는 아날로그 컴퓨터로 작동 가능 아날로그 컴퓨터 : 아날로그 신호 값이 그대로 입력되고 방정식의 해가 함수 값으로 출력되는 계산기 • 방정식을 구현하는 방법은 연산증폭기 회로에 의하여 하드웨어적으로 구현

q 연산증폭기 회로로 구현하는 선형대수 방정식의 해

다음 방정식의 해인

z

값을 구하는 아날로그 컴퓨터를 연산증폭기에 의하여 구현하라. 24/20

q 선형방정식의 해를 위한 연산증폭기 회로구현

• 연산증폭기는 선형대수 방정식을 풀 수 있는 아날로그 컴퓨터로 작동 가능 아날로그 컴퓨터 : 아날로그 신호 값이 그대로 입력되고 방정식의 해가 함수 값으로 출력되는 계산기 • 방정식을 구현하는 방법은 연산증폭기 회로에 의하여 하드웨어적으로 구현

q 연산증폭기 회로로 구현하는 선형대수 방정식의 해

다음 방정식의 해인

z

값을 구하는 아날로그 컴퓨터를 연산증폭기에 의하여 구현하라.

예제 6-4

Section 6.5 연산증폭기 회로와 선형대수 방정식의 해

q 가산기(Summer)의 구현

• 연산증폭기에 의한 합산기는 반전 형태와 비반전 형태 둘 다 구현 가능

q 반전 형태 회로에 의한 가산기

• 음의 값 이득을 얻기 위한 회로 •

v

_out은 중첩의 원리를 사용해

v

₁,

v

₂,

v

₃ 각각의 입력전압에 의하여 생성된 출력 의 단순합으로 표현할 수 있다. •

v

₂,

v

₃를 비활성화시켜 하나의 입력

v

₁과 저항

R

₁,

R

_f 만이 존재하는 반전 형태 회로로 만든다. [그림 6-23] • 입력

v

₁ 에 의한 출력은 다음과 같다.

q 가산기(Summer)의 구현

• 연산증폭기에 의한 합산기는 반전 형태와 비반전 형태 둘 다 구현 가능

q 반전 형태 회로에 의한 가산기

• 음의 값 이득을 얻기 위한 회로 •

v

_out은 중첩의 원리를 사용해

v

₁,

v

₂,

v

₃ 각각의 입력전압에 의하여 생성된 출력 의 단순합으로 표현할 수 있다. •

v

₂,

v

₃를 비활성화시켜 하나의 입력

v

₁과 저항

R

₁,

R

_f 만이 존재하는 반전 형태 회로로 만든다. [그림 6-23] • 입력

v

₁ 에 의한 출력은 다음과 같다.

• 마찬가지로 입력 v2, v3에 의한 출력 v_out2, v_out3는 각각 다음과 같이 얻을 수 있다.

• 그러므로 중첩의 원리에 의하여 다음과 같다.

Section 6.5 연산증폭기 회로와 선형대수 방정식의 해

Section 6.5 연산증폭기 회로와 선형대수 방정식의 해

q 반전형태의 가산기(Summer)

Section 6.5 연산증폭기 회로와 선형대수 방정식의 해

q 비반전 형태 회로에 의한 합산기

• 양수 값의 전압이득을 얻기 위한 회로 • 중첩의 원리에 의한 해석을 통해 회로에서 얻을 수 있는 출력전압 (단,

n

값은 입력전압의 개수. 입력전압이

v

_a,

v

_b,

v

_c 세 개이므로

n

= 3) 28/20

q 비반전 형태 회로에 의한 합산기

• 양수 값의 전압이득을 얻기 위한 회로 • 중첩의 원리에 의한 해석을 통해 회로에서 얻을 수 있는 출력전압 (단,

n

값은 입력전압의 개수. 입력전압이

v

_a,

v

_b,

v

_c 세 개이므로

n

= 3)

적분증폭기

dt

dv

C

dt

dq

i

out C

=

=

R

v

i

i R

=

0

=

=

+

=

+

i

-dt

dv

C

R

v

i

i

_{R C} i out R

i

C

i

0

=

=

+

=

+

i

-dt

dv

C

R

v

i

i

_{R C} i out

)

0

(

1

)

(

0 out t i out i out

_v

_dt

_v

RC

t

v

RC

v

dt

dv

+

-=

Þ

-=

_ò

적분증폭기

)

0

(

1

)

(

0 out t i out

v

dt

v

RC

t

v

=

-

_ò

+

30/20

<실용적분회로>

미분증폭기

dt

dv

C

dt

dq

i

i C

=

=

R

v

i

out R

=

0

=

=

+

=

+

i

-dt

dv

C

R

v

i

i

_{R C} out i R

i

C

i

0

=

=

+

=

+

i

-dt

dv

C

R

v

i

i

_{R C} out i

dt

dv

RC

t

v

dt

dv

C

R

v

_i out i out

₌

_-

_Þ

₍

₎

₌

-미분증폭기

dt

dv

RC

t

v

_out

(

)

=

-

i 32/20